先ず、図1乃至5を参照しつつ本実施例に係る半導体メモリの構造について説明する。図1は、本実施例に係る半導体メモリの概略構成ブロック図である。
図1に示されているように、半導体メモリ10は、3つのメモリブロック11a、11b、11cと、各メモリブロックに共通の所定電圧を供給する電圧生成回路12と、各メモリブロックに接続されたロウデコーダ13、第1カラムデコーダ14、第2カラムデコーダ15及びマルチプレクサ16と、マルチプレクサ16に接続された第3カラムデコーダ17及びアンプ18と、から構成されている。なお、ロウデコーダ13、第1カラムデコーダ14、第2カラムデコーダ15及び第3カラムデコーダ17は、駆動回路として機能する。
メモリブロック11a、11b、11cは、各ブロックに対してp(p>1の整数)本の共通の主ビット線MBL1、MBL2、・・・、MBLpを介してマルチプレクサ16に接続されている。以下、いずれかの主ビット線MBL1、MBL2、・・・、MBLpを指定しない場合においては、単に主ビット線MBLとも称する。例えば、メモリブロック11aは、接続点T11を介して主ビット線MBL1に接続され、接続点T1pを介して主ビット線MBLpに接続されている。また、メモリブロック11bは、接続点T21を介して主ビット線MBL1に接続され、接続点T2pを介して主ビット線MBLpに接続されている。更に、メモリブロック11cは、接続点T31を介して主ビット線MBL1に接続され、接続点T3pを介して主ビット線MBLpに接続されている。
また、主ビット線MBL同士の間には、q本(q>1の整数)の固定電位線である接地電位線GL1、GL2、・・・、GLqが設けられている。以下、いずれかの接地電位線GL1、GL2、・・・、GLqを指定しない場合においては、単に接地電位線GLとも称する。接地電位線GLのそれぞれは、接地電位Vssに接続されている。具体的な主ビット線MBLと接地電位線GLとの配置関係は、例えば、主ビット線MBL1と主ビット線MBL2との間に接地電位線GL1が設けられ、主ビット線MBL(p-1)と主ビット線MBLpとの間に接地電位線GLqが設けられている。すなわち、主ビット線MBLと接地電位線GLとは、互いを挟むように交互に設けられている。
更に、メモリブロック11a、11b、11cは、各ブロックに対して1本の共通の電圧供給ラインVLを介して電圧生成回路12に接続されている。具体的には、メモリブロック11aは接続点T10、メモリブロック11bは接続点T20、メモリブロック11cは接続点T30を介して電圧供給ラインVLに接続されている。
ロウデコーダ13は、ワード線WL11、WL12、・・・WL1n(n>1の整数)のそれぞれを介してメモリブロック11aに、ワード線WL21、WL22、・・・WL2nのそれぞれを介してメモリブロック11bに、ワード線WL31、WL32、・・・WL3nのそれぞれを介してメモリブロック11cに接続されている。以下、いずれかのワード線WL11、WL12、・・・WL1n、WL21、WL22、・・・WL2n、ワード線WL31、WL32、・・・WL3nを指定しない場合には、単にワード線WLとも称する。
第1カラムデコーダ14は、ドレインセレクタ線DSL11、DSL12のそれぞれを介してメモリブロック11aに、ドレインセレクタ線DSL21、DSL22のそれぞれを介してメモリブロック11bに、ドレインセレクタ線DSL31、DSL32のそれぞれを介してメモリブロック11cに接続されている。以下、いずれかのドレインセレクタ線DSL11、DSL12、DSL21、DSL22、DSL31、DSL32を指定しない場合には単にドレインセレクタ線DSLとも称する。
第2カラムデコーダ15は、ソースセレクタ線SSL11、SSL12のそれぞれを介してメモリブロック11aに、ソースセレクタ線SSL21、SSL22のそれぞれを介してメモリブロック11bに、ソースセレクタ線SSL31、SSL32のそれぞれを介してメモリブロック11cに接続されている。以下、いずれかのドレインセレクタ線SSL11、SSL12、SSL21、SSL22、SSL31、SSL32を指定しない場合には単にソースセレクタ線SSLとも称する。
第3カラムデコーダ17は、マルチプレクサ素子選択線ML1、ML2、・・・、MLr(r>1の整数)のそれぞれを介してマルチプレクサ16に接続されている。以下、いずれかのマルチプレクサ素子選択線ML1、ML2、・・・、MLrを指定しない場合には単にマルチプレクサ素子選択線MLとも称する。
なお、上述した半導体メモリ10においては、メモリブロック11a、11b、11cの数量が3つであるが、その数量は限定されず、半導体メモリ10の容量に応じて適宜変更することができる。
次に、図2を参照しつつメモリブロック11a、11b、11c及びマルチプレクサ16の構成、及びメモリブロック11a、11b、11cに対する各装置の接続関係を詳細に説明する。図2は、本実施例に係る半導体メモリの各メモリブロックを説明するための概略構成図である。なお、図2にはメモリブロック11aを代表として記載し、メモリブロック11aのみの接続関係を説明するが、他のメモリブロックについても同様の構成である。
メモリブロック11aは、メモリアレイ20と、電圧生成回路12とメモリアレイ20との間に設けられた選択回路であるドレインセレクタ群21と、マルチプレクサ16とメモリアレイ20との間に設けられた選択回路であるソースセレクタ群22とから構成されている。
メモリアレイ20には、副ビット線SBL1、SBL2、・・・、SBLsと、副ビット線SBL1、SBL2、・・・、SBLsと直交するように配置されたワード線WL11、WL12、・・・WL1nが設けられている。ここで、副ビット線SBL1、SBL2、・・・、SBLsが列方向、ワード線WL11、WL12、・・・WL1nが行方向に設けられていると定義する。以下、いずれかの副ビット線SBL1、BL2、・・・、BLsを指定しない場合には単に副ビット線SBLとも称する。
また、副ビット線SBLと、ワード線WLとの各交差部には、n型のMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)構造を有する((s−1)×n)個のメモリセル30(1-1)、・・・、30(1-(s-1))、30(2-1)、・・・、30(2-(s-1))、・・・、30(n-1)、・・・、30(n-(s-1))が配置されている。以下、いずれかのメモリセルを指定しない場合においては、単にメモリセル30とも称する。例えば、メモリアレイ20は、9本(s=9)の副ビット線SBL、8本(n=8)のワード線WL、64個((s−1)×n=128)のメモリセル30から構成されている。各数量は、半導体メモリ10のメモリ容量、同時にデータを書込むメモリセル30の数量によって適宜調整される。
各メモリセル30のゲートはワード線WL1、・・・WLnに、各メモリセル30のソース及びドレインは副ビット線SBLに接続されている。本実施例においては、例えば、メモリセル30(1-1)のゲートはワード線WL1に接続され、ドレインは副ビット線SBL1-1に接続され、ソースは副ビット線SBL1-2に接続されている。また、メモリセル30(1-2)のゲートはワード線WL1に接続され、ドレインは副ビット線SBL1-3に接続され、ソースは副ビット線SBL1-2に接続されている。すなわち、本実施例のおいては、列方向において隣り合うメモリセル30はソース及びドレインの向きが反転している。これにより、ドレインセレクタ群21にはメモリセル30のドレインが副ビット線SBLを介して接続され、ソースセレクタ群22にはメモリセル30のソースが副ビット線SBLを介して接続される。
ロウデコーダ13は、ワード線WL11、・・・WL1n、ワード線WL21、・・・WL2n、ワード線WL31、・・・WL3nのいずれかを選択し、選択した1つのワード線にゲート信号を供給する。すなわち、ワード線WL11、・・・WL1nのいずれかを選択する場合に、メモリブロック11a内のメモリセル30を選択することができる。例えば、ワード線WL11を選択した場合には、メモリセル30(1-1)、・・・、30(1-(s-1))のゲートにゲート信号(所定の電圧)が供給される。なお、ワード線WL11を選択した場合には、他のメモリブロック(メモリブロック11b、11c)のワード線は選択されることはない。
ドレインセレクタ群21は、n型のMOSFET構造を有するx個(x>1の整数)のドレインセレクタ21a1、21a2、・・・、21axから構成されている。以下、いずれかのドレインセレクタ21a1、21a2、・・・、21axを指定しない場合には、単にドレインセレクタ21aとも称する。ドレインセレクタ21aは、副ビット線SBLを介してメモリセル30のドレインに接続されている。例えば、ドレインセレクタ21a1のドレインは副ビット線SBL1を介してメモリセル30(1-1)、30(2-1)、・・・、30(n-1)のそれぞれのドレインに接続されている。また、ドレインセレクタ21a2のドレインは副ビット線SBL3を介してメモリセル30(1-2)、30(2-2)、・・・、30(n-2)のそれぞれのドレイン、及びメモリセル30(1-3)、30(2-3)、・・・、30(n-3)のそれぞれのドレインに接続されている。また、ドレインセレクタ21aは、電圧供給ラインVLを介して電圧生成回路12に接続されている。例えば、ドレインセレクタ21a1のソースは、接続点T41介して電圧供給ラインVLに接続され、更には電源ラインVLを介して電圧生成回路12に接続されている。更に、ドレインセレクタ21a1、21a3、・・・、21a(x-1)は共通のドレインセレクタ線DSL11によって第1カラムデコーダ14に接続され、ドレインセレクタ21a2、21a4、・・・、21axは共通のドレインセレクタ線DSL12によって第1カラムデコーダ14に接続されている。
第1カラムデコーダ14は、ドレインセレクタ線DSL11又はドレインセレクタ線DSL12のいずれかを選択し、選択された1つのドレインセレクタ線にゲート信号を供給する。選択した1つのドレインセレクタ線にゲート信号が供給されることにより、電圧生成回路12から供給される電圧がメモリセル30のドレイン又はソースに供給される。例えば、ドレインセレクタ線DSL11が選択されると、ドレインセレクタ21a1、21a3、・・・、21a(x-1)がオン状態に移行し、副ビット線SBL1、SBL3、・・・、SBL(s-2)を介し、副ビット線SBL1、SBL3、・・・、SBL(s-2)に接続したメモリセル30のドレイン又はソースに所定の電圧が供給される。なお、ドレインセレクタ線DSL11を選択した場合には、他のメモリブロック(メモリブロック11b、11c)のドレインセレクタ線は選択されることはない。
ソースセレクタ群22は、n型のMOSFET構造を有するy個(y>1の整数)のソースセレクタ22a1、22a2、・・・、22ayから構成されている。以下、いずれかのソースセレクタ22a1、22a2、・・・、22ayを指定しない場合には、単にソースセレクタ22aとも称する。ソースセレクタ22aは、副ビット線SBLを介してメモリセル30のソースに接続されている。例えば、ソースセレクタ22a1のソースは副ビット線SBL2を介してメモリセル30(1-1)、30(2-1)、・・・、30(n-1)のそれぞれのソースに接続され、更にはメモリセル30(1-2)、30(2-2)、・・・、30(n-2)のそれぞれのソースにも接続されている。また、ソースセレクタ22aのドレインは、主ビット線MBLに接続されている。より詳細には、2つのソースセレクタ22aのドレインが共通の主ビット線MBLに接続されている。例えば、ソースセレクタ22a1、22a2のドレインが接続点T11を介して主ビット線MBL1に接続され、ソースセレクタ22a3、22a4のドレインが接続点T12を介して主ビット線MBL2に接続され、ソースセレクタ22a(1-y)、22ayのドレインが接続点T1pを介して主ビット線MBLpに接続されている。更に、ソースセレクタ22a1、22a3、・・・、22a(y-1)は共通のソースセレクタ線SSL11によって第2カラムデコーダ15に接続され、ソースセレクタ22a2、22a4、・・・、22axは共通のソースセレクタ線SSL12によって第2カラムデコーダ15に接続されている。
第2カラムデコーダ15は、ソースセレクタ線SSL11又はソースセレクタ線SSL12のいずれかを選択し、選択した1つのソースセレクタ線にゲート信号を供給する。選択された1つのソースセレクタ線にゲート信号が供給されることにより、メモリセル30の状態に応じて流れる電流が主ビット線MBLを介してマルチプレクサ16に供給される。例えば、ソースセレクタ線SSL11が選択されると、ソースセレクタ22a1、21a3、・・・、21a(y-1)がオン状態に移行し、主ビット線MBLを介し、ロウデコーダ13及び第1カラムデコーダ14によって選択されたメモリセル30の状態に応じて生じた電流が主ビット線MBL1、MBL2、・・・MBLpを介してマルチプレクサ16に供給される。なお、ソースセレクタ線SSL11を選択した場合には、他のメモリブロック(メモリブロック11b、11c)のソースセレクタ線は選択されることはない。
マルチプレクサ16は、n型のMOSFET構造を有するz個(z>1の整数)のマルチプレクサ素子16a1、16a2、・・・、16azから構成される。以下、いずれかのマルチプレクサ素子16a1、16a2、・・・、16azを指定しない場合には単にマルチプレクサ素子16aとも称する。マルチプレクサ素子16aのそれぞれは、主ビット線MBLを介してソースセレクタ22aに接続されている。例えば、マルチプレクサ素子16a1のソースは主ビット線MBL1及び接続点T11を介してソースセレクタ22a1、21a2のドレインに接続され、マルチプレクサ素子16a2のソースは主ビット線MBL2及び接続点T12を介してソースセレクタ22a3、21a4のドレインに接続されている。また、マルチプレクサ素子16aのそれぞれは、接続点T50を介してアンプ18に接続されている。更に、マルチプレクサ素子16aのそれぞれは、マルチプレクサ素子選択線ML1、ML2、・・・、MLrを介して第3カラムでコーダ17に接続されている。
第3カラムデコーダ17は、マルチプレクサ素子選択線ML1、ML2、・・・、MLrのいずれかを選択し、選択した1つのマルチプレクサ素子選択線MLにゲート信号を供給する。選択された1つのマルチプレクサ素子選択線MLにゲート信号が供給されることにより、マルチプレクサ素子16a1、16a2、・・・、16azのいずれか1つが選択されてオン駆動し、主ビット線MBL1〜MBLpを介して供給された電流のいずれか1つがアンプに供給される。例えば、マルチプレクサ素子選択線ML1が選択されるとマルチプレクサ素子16a1がオン状態に移行し、ロウデコーダ13、第1カラムデコーダ14、第2カラムデコーダ15によって選択されたメモリセル30の状態に応じて生じた電流が主ビット線MBL1を介してマルチプレクサ16に供給される。
アンプ18は、マルチプレクサ素子16aのドレインに接続されている。ロウデコーダ13、第1カラムデコーダ14、第2カラムデコーダ15によって選択されたメモリセル30の状態に応じて生じた電流がマルチプレクサ16を介してアンプ18に供給されると、アンプ18は当該供給された電流の量に応じてメモリセル30に記録されたデータを判別する。具体的には、アンプ18は、供給される電流値が所定値未満の場合はメモリセル30に記録されたデータを“0”と判定し、供給される電流値が所定値以上の場合はメモリセル30に記録されたデータを“1”と判定する。
図1及び図2に示されているように、主ビット線MBL及び接地電位線GLが交互に配置されている。また、主ビット線MBL及び接地電位線GLは、絶縁層内に埋め込まれているため、主ビット線MBLと接地電位線GLとの間には寄生容量が発生する。例えば、主ビット線MBL1と接地電位線GL1との間には寄生容量C1が発生し、主ビット線MBL2と接地電位線GL1との間には寄生容量C2が発生している。
なお、ソースセレクタ22aに接続された副ビット線SBL2、SBL4、・・・、SBL(s-1)のそれぞれを第1副ビット線とも定義し、ドレインセレクタ21aに接続された副ビット線SBL1、SBL3、・・・、SBLsのそれぞれを第2副ビット線とも定義する。
次に、図3を参照しつつ半導体メモリ10を構成するメモリセル30の構造、及びメモリセル30へのデータの書込み、読出し、消去の原理について説明する。図3は、本実施例に係る半導体メモリを構成するメモリセルの断面図である。
図3に示されているように、メモリセル30は、p型のシリコン基板41の上面に、SiO2からなる第1ゲート酸化膜42、ポリシリコンからなる浮遊ゲート43、SiO2からなる第1ゲート酸化膜44、及びポリシリコンからなる制御ゲート45を積層した構造を有している。シリコン基板41の表面上の第1ゲート酸化膜42を挟む位置に、n型不純物を高濃度に含有するソース領域46及びドレイン領域47が形成されている。第1ゲート酸化膜42直下のシリコン基板41の表面領域は、n型のMOSFETの動作時において電流路が形成されるチャンネル領域48である。ソース領域46、ドレイン領域47及びチャンネル領域48を囲むように素子分離酸化層49がシリコン基板41の内部に設けられている。
次に、かかる構造のメモリセル30へのデータの書込み、読出し、消去の動作について説明する。先ず、メモリセル30にデータを書込む場合には、制御ゲート45に正電圧(例えば、+12V)を印加し、ドレイン領域46にも正電圧(例えば、+6V)を印加し、ソース領域46及びシリコン基板41を接地電位(0V)にする。これにより、チャネル領域48中をソース領域46からドレイン領域47に向かって移動する電子は、ドレイン領域47の近傍で高い運動エネルギーを獲得し、ホットエレクトロンになる。そして、当該ホットエレクトロンの一部が第1ゲート酸化膜42を飛び越えて浮遊ゲート43に注入される。かかるデータの書込みがなされると、注入電子の負電荷によって浮遊ゲート43は負電位になるため、制御ゲート45に対してメモリセル30のデータ書込み後の閾値電圧VTM1は、メモリセル30の初期の閾値電圧VTM0よりも高くなる。このような閾値電圧VTM1が閾値電圧VTM0より高い状態が、データがメモリセル30に記録された状態となる。
次に、メモリセル30に記録されたデータを読出す場合には、上述した閾値電圧VTM1と閾値電圧VTM0と間の電圧を制御ゲート45に印加し、メモリセル30のオン状態又はオフ状態により、メモリセル30にデータが記録されているか否かを判定する。すなわち、データが書き込まれたメモリセル30においては閾値電圧VTM1が閾値電圧VTM0よりも高いため(VTM1>VTM0)、閾値電圧VTM1と閾値電圧VTM0と間の電圧を制御ゲート45に印加してもメモリセル30はオフ状態のままであり、メモリセル30には電流が流れない。一方、データが書き込まれていないメモリセル30においては閾値電圧VTM1が閾値電圧VTM0と等しいため(VTM1=VTM0)、閾値電圧VTM1と閾値電圧VTM0と間の電圧を制御ゲートに印加するとメモリセル30はオン状態に移行し、メモリセル30に電流が流れる。このような読出し動作により、メモリセル30にデータが記録されているか否かを読出すことができる。例えば、制御ゲート45に正電圧(+5V)を印加し、ドレイン領域47にも正電圧(+1.5V)を印加し、ソース領域46及びシリコン基板41を接地電位(0V)にして読出しを行う。
次に、メモリセル30に記録されたデータを消去する場合には、メモリセル30に紫外線を当てることにより、浮遊ゲート43内の電子を高エネルギー状態にする。これにより、浮遊ゲート43内の電子は第1ゲート酸化膜42又は第2ゲート酸化膜44を飛び越えてシリコン基板41と制御ゲート45に放出され、閾値電圧VTM1が初期の状態に戻る、すなわち、閾値電圧VTM1が閾値電圧VTM0と等しくなる(VTM1=VTM0)。この場合には、全てのメモリセル30のデータが一括して消去される。
なお、本実施例においては、メモリセル30が浮遊ゲート43を有し、浮遊ゲート43に電荷を蓄積することによってメモリセル30の閾値電圧を変化させたが、上述したような構造に限定されることはなく、閾値電圧を変化させることができる種々のメモリセルを用いることができる。
次に、主ビット線MBL、副ビット線SBL、及びメモリセル30の位置関係について図4及び図5を参照しつつ詳細に説明する。図4は本実施例に係る半導体メモリのメモリブロックの部分拡大断面図であり、図5は本実施例に係る半導体メモリを構成する主ビット線とメモリセルとの位置関係を説明するための概略構成図である。
図4に示されているように、メモリセル30のそれぞれのソース領域46及びドレイン領域47は、第1層間絶縁層51を貫通するコンタクト配線52を介し、第1層間絶縁層51上に形成された副ビット線SBLに接続されている。副ビット線SBLは、第2層間絶縁層53によって覆われている。第2層間絶縁層53上には主ビット線MBL及び接地電位線GLが設けられ、主ビット線MBL及び接地電位線GLは第3層間絶縁層54によって覆われている。なお、制御ゲート45は、第1層間絶縁層51を貫通するゲート用のコンタクト配線(図示せず)を介し、第1層間絶縁層51上に形成されたワード線WLに接続されている。
図4及び図5から判るように、主ビット線MBL及び接地電位線GLは、2本の副ビット線SBL及び当該2本の副ビット線SBLに囲まれたメモリセル30の直上に形成されている。具体的な例としては、主ビット線MBL1がメモリセル30(1-1)及びメモリセル30(1-1)を挟むように設けられた副ビット線SBL1、SBL2の直上に形成されている。また、接地電位線GL1がメモリセル30(1-3)及びメモリセル30(1-3)を挟むように設けられた副ビット線SBL3、SBL4の直上に形成されている。すなわち、メモリセル10を第3絶縁層54からシリコン基板41に向けて目視した場合に、主ビット線MBL1はメモリセル30(1-1)及び副ビット線SBL1、SBL2と重なり(オーバラップし)、接地電位線GL1はメモリセル30(1-3)及び副ビット線SBL3、SBL4と重なっている(オーバラップしている)。また、主ビット線MBL1は、第1絶縁層51及び第2絶縁層53を介してメモリセル30(1-1)に対向し、第2絶縁層53を介して副ビット線SBL1、SBL2に対向している。更に、また、接地電位線GL1は、第1絶縁層51及び第2絶縁層53を介してメモリセル30(1-3)に対向し、第2絶縁層53を介して副ビット線SBL3、SBL4に対向している。ここで、主ビット線MBLと接地電位線GLの幅は等しく、いずれも幅W1である。また、主ビット線MBL及び接地電位線GLの幅W1は、副ビット線SBLの幅W2よりも広く、例えば幅W2の約3倍の長さである。更に、主ビット線MBL及び接地電位線GLの幅W1は、メモリセル30の形成領域の幅W3よりも広く、例えば幅W3の約2倍の長さである。すなわち、主ビット線MBL及び接地電位線GLは、半導体メモリ10を構成する配線及び素子の中で特に寸法が大きく、半導体メモリ10中の占有面積が大きい。
また、図5に示されているように、副ビット線SBL2、SBL4はソースセレクタ22a1、22a2及び接続点T11を介して共通の主ビット線MBL1に接続されている。このような構成から、主ビット線MBL1には、メモリセル30(1-1)、30(1-2)、30(1-3)、30(1-4)のいずれかがオン駆動した際に電流が流れる。すなわち、主ビット線MBL1は、4つのメモリセル30(1-1)、30(1-2)、30(1-3)、30(1-4)の共通の主ビット線として機能する。また、主ビット線MBL1は、互いに異なるタイミングでオン駆動するソースセレクタ22a1、21a2を介して副ビット線SL2、SL4に接続されているため、副ビット線SL2、SL4に流れる電流が同一のタイミングで主ビット線MBL1に供給されることはない。
このように、2本の副ビット線SBLを1本の共通の主ビット線MBLに接続することにより、従来のような1本の副ビット線SBLに1本の主ビット線MBLを接続した場合と比較して、主ビット線MBLを半数にすることができる。そして、本実施例においては、主ビット線MBLとして使用されなくなった配線を接地電位Vssに接続し、接地電位線GLとして使用している。これにより、主ビット線MBL1と主ビット線MBL1の直下に位置するメモリセル30(1-1)との配置関係は、接地電位線GL1と接地電位線GL1の直下に位置するメモリセル30(1-3)との配置関係と同一になる。ここで、配置関係とはメモリセル30が設けられた位置に対する主ビット線MBLが設けられた位置の関係、メモリセル30が設けられた位置に対する接地電位線GLが設けられた位置の関係をいう。なお、他の主ビット線MBL及びメモリセル30の配置関係と、他の主ビット線MBL及び接地電位線GLとの配置関係も同様である。また、隣り合う主ビット線MBL同士の間には接地電位Vssに接続された接地電位線GLが位置している。このような構成により、主ビット線MBLと接地電位線GLとの間に寄生容量が生じても接地電位線GLの電位は常に一定であるため、接地電位線GLにはカップリングによる電位変動が生じない。また、接地電位線GLにはカップリングによる電位変動は生じないため、1つの主ビット線MBLに電流が流れた場合においても、他の主ビット線MBLには電位変動が生じない。これにより、主ビット線MBL間の寄生容量による影響を低減し、高精度のデータの読出しを行うことができる。
なお、本実施例においては、主ビット線MBL間に位置する配線を固定電位として接地電位に接続したが、固定電位は接地電位に限定されない。かかる場合にも、主ビット線MBL間に位置する配線にはカップリングによる電位変動が生じないため、主ビット線MBL間の寄生容量による影響を低減し、高精度のデータの読出しを行うことができる。また、主ビット線MBL間に位置する配線を全て同じ電位にする必要なく、各配線が別々の固定電位に接続されてもよい。
次に、本実施例の半導体メモリ10におけるデータの読出し動作を図2及び図6を参照しつつ説明する。図6は、本実施例に係る半導体メモリ10におけるデータの読出し動作を説明するための半導体メモリ10の部分的な概略構成図である。なお、以下の動作説明においては、ワード線WL1を選択し、メモリセル30(1-1)、30(1-3)に記録されたデータを読出す場合が想定されている。更に、メモリセル30(1-1)にはデータ“1”が記録され、メモリセル30(1-3)にはデータ“0”が記録されているものとする。
メモリセル30(1-1)に記録されたデータを読出す場合には、ワード線WL1を介してメモリセル30(1-1)の制御ゲート45に所定のゲート電圧を印加する。ここで、所定のゲート電圧は、メモリセル30の初期状態(非書込み状態)における閾値電圧VTM0と、メモリセル30にデータ“0”が書込まれた状態における閾値電圧VTM1と間の電圧値を有する。次に、ドレインセレクタ線DSL11を介してドレインセレクタ21a1のゲートにゲート電圧を供給してドレインセレクタ21a1をオン駆動させ、メモリセル30(1-1)のドレイン領域47に電圧生成回路12において生成された所定電圧を印加する。続いて、ソースセレクタ線SSL11を介してソースセレクタ22a1のゲートにゲート電圧を供給し、ソースセレクタ22a1をオン駆動させる。更に、マルチプレクサ素子選択線ML1を介してマルチプレクサ素子16a1のゲートにゲート電圧を供給し、マルチプレクサ素子16a1オン駆動させる。ここで、メモリセル30(1-1)にはデータ“1”が記録されているため、制御ゲート45に印加される電圧は、メモリセル30(1-1)の閾値電圧よりも高くなり、マルチプレッサ16を介してアンプ18に電流が流れる。アンプ18は、当該電流を検出することにより、メモリセル30(1-1)に記録されたデータが“1”であることを判別することができる。
ここで、主ビット線MBL1に電流が流れることによって主ビット線MBL1の電位が変動しても、接地電位線GL1は接地電位Vssに接続されているため、カップリングによって接地電位線GL1の電位が変動することはない。
メモリセル30(1-3)に記録されたデータを読出す場合には、ワード線WL1を介してメモリセル30(1-3)の制御ゲート45に所定のゲート電圧を印加する。ここで、所定のゲート電圧は、メモリセル30の初期状態(非書込み状態)における閾値電圧VTM0と、メモリセル30にデータ“0”が書込まれた状態における閾値電圧VTM1と間の電圧値を有する。次に、ドレインセレクタ線DSL12を介してドレインセレクタ21a2のゲートにゲート電圧を供給してドレインセレクタ21a1をオン駆動させ、メモリセル30(1-3)のドレイン領域47に電圧生成回路12において生成された所定電圧を印加する。続いて、ソースセレクタ線SSL12を介してソースセレクタ22a2のゲートにゲート電圧を供給し、ソースセレクタ22a2をオン駆動させる。更に、マルチプレクサ素子選択線ML1を介してマルチプレクサ素子16a1のゲートにゲート電圧を供給し、マルチプレクサ素子16a1オン駆動させる。ここで、メモリセル30(1-3)にはデータ“0”が記録されているため、制御ゲート45に印加される電圧は、メモリセル30(1-3)の閾値電圧よりも低くなり、マルチプレッサ16に向けて電流が流れない。このため、アンプ18は、電流を検出することができず、メモリセル30(1-3)に記録されたデータが“0”であることを判別することができる。
なお、上述した実施例においては、半導体メモリ10は不揮発性半導体メモリであったが、不揮発性半導体メモリに限定されることなく、揮発性半導体メモリであってもよい。
以上のように、本発明の半導体メモリ10によれば、主ビット線MBLのそれぞれに互いに異なるタイミングでオン駆動するソースセレクタ22a及びソースセレクタ22aのそれぞれに接続された副ビット線SBLを介して副ビット線SBLのそれぞれにメモリセル30が接続され、主ビット線MBLに並置されるとともに接地電位に接続された接地電位線GLが設けられている。このような構成により、本発明の半導体メモリ10においては、ビット線間の寄生容量による影響が低減され、高精度のデータの読出しを可能にする。