KR101473232B1 - 메모리 셀 어레이 및 반도체 기억장치 - Google Patents

메모리 셀 어레이 및 반도체 기억장치 Download PDF

Info

Publication number
KR101473232B1
KR101473232B1 KR1020080013358A KR20080013358A KR101473232B1 KR 101473232 B1 KR101473232 B1 KR 101473232B1 KR 1020080013358 A KR1020080013358 A KR 1020080013358A KR 20080013358 A KR20080013358 A KR 20080013358A KR 101473232 B1 KR101473232 B1 KR 101473232B1
Authority
KR
South Korea
Prior art keywords
memory cell
drain
selector
source
bit line
Prior art date
Application number
KR1020080013358A
Other languages
English (en)
Other versions
KR20080102945A (ko
Inventor
토모노리 테라사와
노부카즈 무라타
Original Assignee
라피스 세미컨덕터 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2007211331A external-priority patent/JP5052991B2/ja
Application filed by 라피스 세미컨덕터 가부시키가이샤 filed Critical 라피스 세미컨덕터 가부시키가이샤
Publication of KR20080102945A publication Critical patent/KR20080102945A/ko
Application granted granted Critical
Publication of KR101473232B1 publication Critical patent/KR101473232B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

메모리 셀의 정보판독 시에 있어서, 비트 선의 충방전에 필요로 하는 전력 및 시간을 낮게 억제하면서, 정보를 판독하는 메모리 셀의 위치에 의하지 않고 비트 선의 출력처에 있어서의 전류값의 편차를 억제할 수 있는 메모리 셀 어레이를 제공한다. 본 발명에 의한 메모리 셀 어레이는, 서브 비트 선의 인접하는 것끼리 일단에 접속되어 있는 드레인 셀렉터 및 소스 셀렉터의 쌍 서로가 워드 선을 끼워 서로 반대측에 배치되어 있다.
메모리 셀, 드레인 셀렉터, 소스 셀렉터, 서브 비트 선

Description

메모리 셀 어레이 및 반도체 기억장치{MEMORY CELL ARRAY AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 전기적으로 개서가능한 복수의 메모리 셀을 포함하는 메모리 셀 어레이 및 메모리 셀 어레이를 포함하는 반도체 기억장치에 관한 것이다.
전기적으로 개서가능한 복수의 메모리 셀을 포함하는 메모리 셀 어레이가 알려져 있다. 메모리 셀 어레이에서는 복수의 워드 선과 복수의 비트 선이 교차하도록 배선되고, 그 교점에 메모리 셀이 격자 모양으로 다수, 배치되어 있다 .일반적으로 메모리 셀은 트랜지스터와 콘덴서로 구성되고, 메모리 셀에 대한 정보의 기록 및 판독은 콘덴서의 충방전에 의해 행해진다. 또한 플래시 메모리와 같이 트랜지스터에 전하축적 영역이 형성되어 있고, 메모리 셀에 대한 정보의 기록 및 판독은 전하축적 영역의 전하의 유무에 의해 행해지는 것도 있다. 어느 경우도, 메모리 셀로부터 정보를 판독하는 경우에는, 판독하고자 하는 메모리 셀이 접속되어 있는 워드 선에 전압을 인가하여, 해당 메모리 셀로부터 비트 선에 정보를 출력한다. 보통, 정보를 판독하는 메모리 셀의 위치(워드 선의 위치)에 의해, 비트 선에 있어서 전 류가 흐르는 경로길이가 다르다. 전류가 흐르는 비트 선의 길이가 다른 경우, 비트 선의 저항값도 다르다. 그 때문에 비트 선의 앞에 접속되어 있는 센스 앰프등의 위치에 있어서 전류값에 편차가 생기게 되는 문제가 있었다. 예를 들면 특허문헌 1에 비트 선에 흐르는 전류의 경로가 같아지는 메모리 셀의 구조가 개시되어 있다.
[특허문헌 1] 일본국 공개특허공보 특개 2002-190537호
그러나, 특허문헌 1에 개시되어 있는 메모리 셀의 구조에 있어서는, 1개의 금속 비트 선이 메모리 셀의 소스 전위에 설정되는 경우와 드레인 전위에 설정되는 경우가 있으며, 1개의 금속 비트 선이 메모리 셀의 소스 및 드레인 중 어느 한쪽의 전위로만 설정되도록 하는 경우와 비교하여, 금속 비트 선의 충방전시에 소비하는 전력이 커지고, 또한 충방전에 요하는 시간도 길어지게 되는 문제점이 있었다.
본 발명은 상기한 문제점을 해결하기 위해 행해진 것으로, 메모리 셀의 정보 판독시에 있어서, 비트 선의 충방전에 필요로 하는 전력 및 시간을 낮게 억제하면서, 정보를 판독하는 메모리 셀의 위치에 의하지 않고 비트 선의 출력처에 있어서의 전류값의 편차를 억제할 수 있는 메모리 셀 어레이를 제공하는 것을 목적으로 한다.
본 발명에 의한 메모리 셀 어레이는, 행방향 및 열방향에 배열되어 있는 복 수의 메모리 셀과, 각각이 상기 행방향으로 뻗고, 상기 메모리 셀의 게이트가 행마다 공통으로 접속되어 있는 복수의 워드 선과, 각각이 상기 열방향으로 뻗고, 상기 메모리 셀이 인접하는 것끼리 복수의 드레인 및 소스가 공통으로 접속되어 있는 복수의 서브 비트 선과, 상기 복수의 서브 비트 선의 각각의 일단에 접속되어 있는 한 쌍의 드레인 셀렉터 및 소스 셀렉터를 포함하는 메모리 셀 어레이로서, 상기 서브 비트 선이 인접하는 것끼리 일단에 접속되어 있는 드레인 셀렉터 및 소스 셀렉터의 쌍 서로가 상기 워드 선을 끼워 서로 반대측에 배치되어 있는 것을 특징으로 한다.
본 발명에 의한 반도체 기억장치는, 행방향 및 열방향에 배열되어 있는 복수의 메모리 셀과, 각각이 상기 행방향으로 뻗고, 상기 메모리 셀의 게이트가 행 마다 공통으로 접속되어 있는 복수의 워드 선과, 각각이 상기 열방향으로 뻗고, 상기 메모리 셀이 인접하는 것끼리 드레인 및 소스가 공통으로 접속되어 있는 복수의 서브 비트 선과, 상기 복수의 서브 비트 선의 각각의 일단에 접속되어 있는 한 쌍의 드레인 셀렉터 및 소스 셀렉터와, 상기 소스 셀렉터를 통해 상기 서브 비트 선에 접속되어 있는 메인 비트 선과, 상기 드레인 셀렉터를 통해 상기 서브 비트 선에 접속되어 있는 전압 공급선을 포함하는 메모리 셀 어레이와, 상기 복수의 워드 선 중 어느 하나를 선택하는 워드 선 선택 수단과, 상기 복수의 드레인 셀렉터 중 어느 하나와 상기 복수의 소스 셀렉터 중 어느 하나를 선택하여 워드 선 선택 수단이 선택한 워드 선에 접속되어 있는 메모리 셀 중 어느 하나로부터 정보를 판독하는 메모리 셀 정보 판독수단을 포함하는 반도체 기억장치로서, 상기 메모리 셀 정보 판독수단은 상기 복수의 워드 선을 끼워 서로 반대측에 배치되어 있는 드레인 셀렉터와 소스 셀렉터를 선택하는 것을 특징으로 한다.
이하, 본 발명에 따른 실시예에 대해 첨부의 도면을 참조하면서 상세하게 설명한다.
도 1은 본 발명에 의한 메모리 셀 어레이의 일례를 나타내는 도면이다.
메모리 셀 어레이(1)에는 행방향 및 열방향에 (즉 매트릭스 모양으로) 배열되어 있는 복수의 메모리 셀로 이루어지는 메모리 셀 군 MS가 포함된다. 여기에서의 행방향은 예를 들면 메모리 셀 M11, M12, M13 및 M14의 배열 등을 가리킨다. 또한 여기에서의 열방향은 예를 들면 메모리 셀 M11, M21, ···, Mn1(여기에서의 ｎ은 2이상의 정수)의 배열 등을 가리킨다. 메모리 셀의 각각은 예를 들면 트랜지스터에 전하축적 영역이 형성되고, 메모리 셀에 대한 정보의 기록 및 판독은 전하축적 영역의 전하의 유무에 따라 행해진다.
워드 선 WD1∼WDn (여기에서의 ｎ은 2이상의 정수)의 각각에는 복수의 메모리 셀의 각각의 게이트가 행방향을 따라 공통으로 접속되어 있다. 예를 들면 워드 선 WD1에는 메모리 셀 M11, M12, M13 및 M14등의 게이트가 행방향을 따라 공통으로 접속되어 있다.
서브 비트 선 SB1∼SB5의 각각에는 복수의 메모리 셀의 각각의 드레인 혹은 소스가 열방향을 따라 공통으로 접속되어 있다. 예를 들면 서브 비트 선 SB1에는 메모리 셀 M11, M21, ···, Mn1의 드레인 혹은 소스가 열방향을 따라 공통으로 접속되어 있다.
서브 비트 선 SB1∼SB5의 각각의 일단에는 한쌍의 드레인 셀렉터 및 소스 셀렉터가 접속되어 있다. 보다 상세하게는, 서브 비트 선 SB1∼SB5 안의 인접하는 것끼리 일단에 접속되어 있는 드레인 셀렉터 및 소스 셀렉터의 쌍 서로가 워드 선 WD1∼WDn을 사이에 두고 반대측에 배치되어 있다. 예를 들면 서브 비트 선 SB3과 서브 비트 선 SB2가 서로 인접하고 있다. 서브 비트 선 SB3의 일단 b3에는 드레인 셀렉너 DS3 및 소스 셀렉터 SS2의 쌍이 접속되고, 서브 비트 선 SB2의 일단 a2에는 드레인 셀렉터 DS2 및 소스 셀렉터 SS1의 쌍이 접속되어 있다. 드레인 셀렉터 DS3 및 소스 셀렉터 SS2의 쌍과 드레인 셀렉터 DS2 및 소스 셀렉터 SS1의 쌍은 워드 선 WD1∼WDn을 끼워 서로 반대측에 배치되어 있다.
드레인 셀렉터 DS1 및 DS3은 전압 공급선 42에 접속되어 있다. 전압 공급선 42에는 정전압원 12가 접속되어 있다. 전압 공급선 42는, 드레인 셀렉터 DS1을 통해 서브 비트 선 SB1 및 서브 비트 선 SB5에 접속되고, 드레인 셀렉터 DS3을 통해 서브 비트 선 SB3에 접속되어 있다. 정전압원 12는 서브 비트 선 SB1, SB3 및 SB5에 접속되어 있는 메모리 셀의 드레인에 전압을 설정한다. 또한 드레인 셀렉터 DS2 및 DS4는 전압 공급선 41에 접속되어 있다. 전압 공급선 41에는 정전압원 11이 접속되어 있다. 전압 공급선 41은, 드레인 셀렉터 DS2를 통해 서브 비트 선 SB2에 접속되고, 드레인 셀렉터 DS4를 통해 서브 비트 선 SB4에 접속되어 있다. 정전압원 11은 서브 비트 선 SB2 및 SB4에 접속되어 있는 메모리 셀의 드레인에 전압을 설정한다.
서브 비트 선 SB1은 소스 셀렉터 SS4를 통해, 서브 비트 선 SB2는 소스 셀렉터 SS1을 통해, 서브 비트 선 SB3은 소스 셀렉터 SS2를 통해, 서브 비트 선 SB4는 소스 셀렉터 SS3을 통해, 서브 비트 선 SB5는 소스 셀렉터 SS4를 통해, 일점쇄선으로 나타내고 있는 메인 비트 선 MB1에 접속되어 있다. 메인 비트 선 MB1은 서브 비트 선 SB1∼SB5보다 배선 폭이 넓은 스트립 모양의 도체이다. 여기에서는, 메인 비트 선 MB1은 서브 비트 선 SB1∼SB5와는 다른 배선층에 배선되어 있다. 서브 비트 선 SB1, SB3 및 SB5는 비어 22를 통해, 서브 비트 선 SB2 및 SB4는 비어 21을 통해 각각, 메인 비트 선 MB1에 접속되어 있다. 또한, 메인 비트 선 MB1은 비어 21 및 비어 22의 부근에서 끊어지는 것이 아닌, 실제로는 도시되는 길이보다도 길게 상하방향으로 뻗어있다.
본 발명에 의한 반도체 기억장치는 워드 선 WD1∼WDn 중 어느 하나를 선택하는 워드 선 선택 수단을 구비하고 있다. 워드 선 선택 수단의 일부에 포함되어, 워드 선 WD1∼WDn에 접속되어 있는 워드 선 선택부 (도시 생략)를 통해, 워드 선 WD1∼WDn 중 어느 하나에 전압을 인가함으로써, 이 하나의 워드 선을 선택한다. 워드 선 선택 수단에 의해 워드 선 WD1∼WDn 중 어느 하나에 전압을 인가함으로써, 이 하나의 워드 선에 공통으로 접속되어 있는 복수의 메모리 셀이 선택된다. 예를 들면 워드 선 선택 수단에 의해 워드 선 WD1에 전압을 인가하면, 워드 선 WD1에 공통으로 접속되어 있는 메모리 셀 M11∼M14가 선택된다.
또한 본 발명에 의한 반도체 기억장치는 드레인 셀렉터 DS1∼DS4 중 어느 하나와 소스 셀렉터 SS1∼SS4 중 어느 하나를 선택하여, 워드 선 선택 수단에 의해 선택된 워드 선에 접속되어 있는 메모리 셀 중 어느 하나로부터 정보를 판독하는 메모리 셀 정보 판독수단을 구비하고 있다. 드레인 셀렉터 DS1∼DS4 및 소스 셀렉터 SS1∼SS4의 각각은 트랜지스터이며, 메모리 셀 정보 판독수단의 일부에 포함되는 셀렉터 선택부(도시 생략)를 통해, 이들의 게이트에 전압을 인가하여 해당 드레인 셀렉터 혹은 소스 셀렉터를 선택한다. 셀렉터 선택부는 셀렉터 선택 선(31∼38)에 접속되고 있으며, 이들의 선택 선을 통해 드레인 셀렉터 DS1∼DS4 및 소스 셀렉터 SS1∼SS4의 게이트에 전압을 인가한다. 예를 들면 메모리 셀 정보 판독수단에 의해 셀렉터 선택 선 31로부터 드레인 셀렉터 DS4의 게이트에 전압을 인가하면, 드레인 셀렉터 DS4가 선택된다.
표 1은 드레인 셀렉터 DS1∼DS4 및 소스 셀렉터 SS1∼SS4의 선택 패턴을 나타내는 표이다.
[표 1]
메모리 셀 드레인 셀렉터 소스 셀렉터
1A DS1 SS1
1B DS2 SS4
2A DS2 SS2
2B DS3 SS1
3A DS3 SS3
3B DS4 SS2
4A DS4 SS4
4B DS1 SS3
동 표 안의 「메모리 셀」에는 선택 패턴을 나타내는 기호 1A∼4B가 나타나고 있다. 선택 패턴 1A 또는 1B일 때는 메모리 셀 M11, M21, ···, Mn1 중 어느 하나가 선택된다. 이들의 메모리 셀 중 어느 것이 선택될지는 워드 선 WD1∼WDn 중 어디에 전압이 인가되고 있는 지에 따라 결정된다. 마찬가지로, 선택 패턴 2A 또는 2B일 때는 메모리 셀 M12, M22, ···, Mn2 중 어느 것, 선택 패턴 3A 또는 3B일 때는 메모리 셀 M13, M23, ···, Mn3중 어느 것, 선택 패턴 4A 또는 4B일 때는 메모리 셀 M14, M24, ···, Mn4중 어느 것이 선택된다. 「드레인 셀렉터」 및 「소스 셀렉터」에는 각각, 메모리 셀 정보 판독수단이 동시에 선택되는 드레인 셀렉터 및 소스 셀렉터가 선택 패턴마다 나타나고 있다.
예를 들면 선택 패턴 1A의 경우, 메모리 셀 정보 판독수단이 드레인 셀렉터 DS1 및 소스 셀렉터 SS1을 동시에 선택하는 것을 나타내고 있다. 이 때, 워드 선 WD1에 전압이 인가되고 있다고 하면, 메모리 셀 M11에 있어서 서브 비트 선 SB1에 접속되어 있는 측이 드레인이 되고, 서브 비트 선 SB2에 접속되어 있는 측이 소스가 된다. 이 경우, 도 1안에 도시되는 메모리 셀 M11의 좌측에서 우측으로 전류가 흐른다. 또한, 선택 패턴 1B의 경우, 메모리 셀 정보 판독수단은 드레인 셀렉터 DS2 및 소스 셀렉터 SS4를 동시에 선택한다. 이 때, 워드 선 WD1에 전압이 인가되어 있으면, 메모리 셀 M11에 있어서 서브 비트 선 SB2에 접속되어 있는 측이 드레인이 되고, 서브 비트 선 SB1에 접속되어 있는 측이 소스가 된다. 이 경우, 도 1안에 도시되는 메모리 셀 M11의 우측에서 좌측으로 전류가 흐른다. 이와 같이 표 1안의 「메모리 셀」에 나타내는 기호의 말미가 A인 경우에는 메모리 셀을 좌측에서 우측으로 흐르게 하고, 기호의 말미가 B인 경우에는 전류가 메모리 셀을 우측에서 좌측으로 흐르게 한다.
도 1 및 표 1에서 알 수 있는 바와 같이, 메모리 셀 정보 판독수단은 워드 선 WD1∼WDn을 끼워 서로 반대측에 배치되어 있는 드레인 셀렉터와 소스 셀렉터를 동시에 선택한다. 예를 들면 선택 패턴 3A의 경우, 메모리 셀 정보 판독수단이 드레인 셀렉터 DS3 및 소스 셀렉터 SS3을 동시에 선택하지만, 드레인 셀렉터 DS3과 소스 셀렉터 SS3은 워드 선 WD1∼WDn을 끼워 서로 반대측에 배치되어 있다. 다른 모든 선택 패턴에 있어서도 마찬가지로, 동시에 선택되는 드레인 셀렉터와 소스 셀렉터는 워드 선 WD1∼WDn을 끼워 서로 반대측에 배치되어 있다.
도 2는 워드 선 선택 수단이 워드 선 WD1을 선택하고, 메모리 셀 정보 판독수단이 드레인 셀렉터 DS1 및 소스 셀렉터 SS1을 선택(선택 패턴 1A) 했을 경우에, 메모리 셀 어레이(1)에 흐르는 전류의 경로를 나타낸 도면이다. 전류가 흐르는 경로는 굵은선으로 나타내고 있다. 전류가 흐르는 방향은 화살표로 나타내고 있다.
메모리 셀 정보 판독수단이 드레인 셀렉터 DS1을 선택하고 있기 때문에, 드레인 셀렉터 DS1의 드레인으로부터 소스로 전류가 흐르게 된다. 그것에 의해, 정전압원 12에서 서브 비트 선 SB1로 전류가 흐른다. 워드 선 선택 수단이 워드 선 WD1을 선택하고 있기 때문에, 워드 선 WD1에 그 게이트가 접속되어 있는 메모리 셀 M11의 드레인에서 소스로 전류가 흐른다. 또한 메모리 셀 정보 판독수단이 소스 셀렉터 SS1을 선택하고 있기 때문에, 드레인 셀렉터 SS1의 드레인에서 소스로 전류가 흐르게 된다. 그것에 의해, 메모리 셀 M11의 소스로부터 비어 21로 전류가 흐른다. 전류는 비어 21을 통해 메인 비트 선 MB1위를 흐른다. 메인 비트 선 MB1에는 센스 앰프회로(도시 생략)가 접속되고 있으며, 전류는 센스 앰프 회로가 접속되어 있는 방향(비트 21에서 비어 22의 방향)으로 흐른다. 상기한 전류의 경로에 의해 메모리 셀 정보 판독수단이 메모리 셀 M11로부터 판독한 정보가 센스 앰프 회로에 공급된 다.
도 3은 워드 선 선택 수단이 워드 선 WDn을 선택하고, 메모리 셀 정보 판독수단이 드레인 셀렉터 DS1 및 소스 셀렉터 SS1을 선택(선택 패턴 1A) 했을 경우에, 메모리 셀 어레이(1)에 흐르는 전류의 경로를 나타내는 도면이다. 도 2와 마찬가지로 전류가 흐르는 경로는 굵은선으로 나타내고, 전류가 흐르는 방향은 화살표로 나타내고 있다.
메모리 셀 정보 판독수단이 드레인 셀렉터 DS1을 선택하고 있기 때문에, 드레인 셀렉터 DS1의 드레인으로부터 소스로 전류가 흐르게 된다. 그것에 의해, 정전압원 12로부터 서브 비트 선 SB1로 전류가 흐른다. 워드 선 선택 수단이 워드 선 WDn을 선택하고 있기 때문에, 워드 선 WDn에 그 게이트가 접속되어 있는 메모리 셀 Mn1의 드레인으로부터 소스로 전류가 흐른다. 또한 메모리 셀 정보 판독수단이 소스 셀렉터 SS1을 선택하고 있기 때문에, 드레인 셀렉터 SS1의 드레인으로부터 소스로 전류가 흐르게 된다. 그것에 의해, 메모리 셀 Mn1의 소스로부터 비어 21로 전류가 흐른다. 전류는 비어 21을 통해 메인 비트 선 MB1위를 흐른다. 메인 비트 선 MB1에는 센스 앰프회로(도시 생략)가 접속되어 있고, 전류는 센스 앰프 회로가 접속되어 있는 방향(비어 21에서 비어 22의 방향)으로 흐른다. 상기한 전류의 경로에 의해 메모리 셀 정보 판독수단이 메모리 셀 Mn1로부터 판독한 정보가 센스 앰프 회로에 공급된다.
도 2 및 도 3에서 알 수 있는 바와 같이, 선택되는 메모리 셀(워드 선)이 다른 경우에도 메모리 셀 어레이(1)를 흐르는 전류의 경로길이에 거의 차이가 없다. 그 때문에 선택되는 메모리 셀(워드 선)이 다른 경우에도 전류가 흐르는 경로에 있어서의 배선 저항의 값도 거의 차이가 없고, 메인 비트 선 MB1의 출력처(센스 앰프 회로등)에 있어서의 전류값의 편차를 억제할 수 있다. 선택되는 메모리 셀(워드 선)이 다른 경우에도 메모리 셀 어레이(1)를 흐르는 전류의 경로길이에 거의 차이가 없는 것은, 서브 비트 선이 인접하는 것끼리 일단에 접속되어 있는 드레인 셀렉터 및 소스 셀렉터의 쌍 서로가 워드 선 WD1∼WDn을 끼워 반대측에 배치되어 있기 때문이다. 또한 메모리 셀 정보 판독수단이 워드 선 WD1∼WDn을 끼워 서로 반대측에 배치되어 있는 드레인 셀렉터와 소스 셀렉터를 동시에 선택하기 때문이다. 이러한 배치에 의해, 선택되는 메모리 셀에 의하지 않고, 전류는 서브 비트 선의 일단으로부터 타단까지 흐르므로, 전류가 흐르는 경로길이에 차이가 없어진다.
가령 서브 비트 선이 인접하는 것끼리 일단에 접속되어 있는 드레인 셀렉터 및 소스 셀렉터의 쌍 서로가 워드 선 WD1∼WDn에 대하여 같은 측에 있고, 메모리 셀 정보 판독수단이 워드 선 WD1∼WDn에 대하여 같은 측에 배치되어 있는 드레인 셀렉터와 소스 셀렉터를 동시에 선택했다고 하자. 이 경우, 전류는 서브 비트 선 위를, 해당 서브 비트 선의 일단으로부터, 선택된 메모리 셀이 접속되어 있는 위치까지 흘러, 그 위치로부터 인접하는 서브 비트 선 위를 유턴하여 흐르게 된다. 그 때문에 선택되는 메모리 셀의 위치에 의해 서브 비트 선 위를 흐르는 전류의 경로길이가 달라지게 된다. 서브 비트 선의 배선 폭은 메인 비트 선의 그것에 비교하여 좁고, 배선의 막두께도 얇기 때문에, 서브 비트 선의 배선 저항은 비교적 큰 값이 된다. 그 때문에 전류값의 편차를 억제하기 위해서는, 본 실시예에 나타내는 바와 같이 서브 비트 선을 흐르는 전류의 경로길이를 같게 하는 것이 유효하다.
전류값의 편차가 클 경우, 센스 앰프 회로에서 메인 비트 선의 전압을 디지탈 레벨로 취급하는 크기까지 증폭했을 때, 디지탈 레벨에서의 에러가 발생하는 빈도가 많아지지만, 본 실시예와 같이 센스 앰프 회로에 입력되는 전류값의 편차가 억제됨으로써, 디지탈 레벨에서의 에러가 감소하고, 메모리 셀 어레이를 제조할 때 제품 비율의 향상을 기대할 수 있다.
본 실시예에 나타내는 바와 같이 메모리 셀 M11의 드레인에는 정전압원 12로부터 전압 공급선 42를 경유해서 전압이 공급되고 있다. 또한 메인 비트 선 MB1은 소스 셀렉터 SS1을 통해 서브 비트 선 SB2와 접속되고 있으며, 메모리 셀 M11의 소스 전위에 설정된다. 또한, 선택 패턴 1A이외의 모든 선택 패턴에 있어서도 마찬가지로 메인 비트 선 MB1은 메모리 셀의 소스 전위에만 설정된다. 이에 따라 메인 비트 선 MB1에 가해지는 전위를 변화시킬 필요가 없기 때문에, 메인 비트 선 MB1을 메모리 셀 M11의 드레인 전위와 소스 전위의 양쪽에 설정하는 구성에 비교하여 메인 비트 선 MB1의 충방전에 필요로 하는 전력 및 시간을 낮게 억제할 수 있다. 또한 메인 비트 선 MB1이외의 메인 비트 선(도시 생략)도 마찬가지로 메모리 셀의 소스 전위에만 설정된다. 그것에 의해, 메인 비트 선 MB1과 인접하는 메인 비트 선(도시 생략) 사이의 결합 용량을 낮게 억제할 수 있고, 충방전에 요하는 시간을 낮게 억제할 수 있다. 메인 비트 선의 배선 폭은 서브 비트 선의 그것에 비교하여 넓고, 배선의 막두께도 두껍기 때문에, 메인 비트 선의 배선에 기생하는 용량은 비교적 큰 값이 된다. 그 때문에 메인 비트 선의 충방전에 요하는 전력과 시간을 억제 하기 위해서는, 본 실시예에 나타내는 바와 같이 메인 비트 선을 메모리 셀의 소스 전위에만 설정하도록 하는 것이 유효하다.
상기하는 바와 같이 본 실시예에 의하면 메모리 셀의 정보판독 시에 있어서, 비트 선의 충방전에 요하는 전력 및 시간을 낮게 억제하면서, 정보를 판독하는 메모리 셀의 위치에 의하지 않고, 비트 선의 출력처에 있어서의 전류값의 편차를 억제할 수 있다.
상기한 메모리 셀 어레이(1)는 통상, 도 4에 나타내는 바와 같이 멀티플렉서 회로 및 센스 앰프 회로에 접속되어 있다. 여기에서는 메모리 셀 어레이(1)와 동일한 구성의 복수의 메모리 셀 어레이가 배치되어 있다. 행방향으로 뻗는 워드 선 WD의 묶음으로 블록 BL1과 블록 BL2로 나뉘어지고 있다. 이 도에서는 블록이 2개인 경우를 나타냈지만 실제의 반도체 기억장치는 다수의 블록으로 구성되어 있다. 워드 선 WD는 블록내의 메모리 셀 어레이에서 공통이다. 열방향으로 뻗는 서브 비트 선 SB는 블록 내에서의 배선이 되고 있다. 서브 비트 선 SB는 비어 20을 통해 메인 비트 선 MB에 접속되어 있다(단, 동 도면 안에는 해당 접속의 선은 도시되지 않는다). 각 메인 비트 선 MB는 블록 BL1과 블록 BL2에서 공통이며, 멀티플렉서 회로(50)를 경유하여 센스 앰프 회로(60)에 접속되어 있다. 또한, 멀티플렉서 회로(50)는 각 메인 비트 선 MB로부터 입력된 전류 중 하나를 선택하는 일반적인 멀티플렉서 회로이면 된다. 또한 센스 앰프 회로(60)는 메인 비트 선 MB로부터의 전류를 증폭하기 위한 일반적인 센스 앰프 회로이면 된다. 본 실시예에 의하면, 어느 메모리 셀(워드 선)을 선택해도 서브 비트 선 SB에서 전류가 흐르는 경로의 길이 (서브 비트 선 SB의 배선 저항값)가 거의 동일하므로, 센스 앰프 회로(60)에 도달하는 전류값의 편차를 억제할 수 있다.
본 실시예는 메모리 셀 정보 판독수단이 선택 패턴 1A에 의해 드레인 셀렉터 DS1 및 소스 셀렉터 SS1을 선택했을 경우의 예이지만, 메모리 셀 정보 판독수단이 다른 선택 패턴에 의해 다른 드레인 셀렉터 및 소스 셀렉터를 선택했을 경우에도 상기한 것과 동일한 효과를 얻을 수 있다.
본 실시예는 서브 비트 선을 서브 비트 선 SB1∼SB5의 5개로 한 예이지만, 본 발명에 따르는 서브 비트 선의 개수 제한은 없다. 또한 메모리 셀의 개수에 대해서도 제한은 없다. 본 실시예는 드레인 셀렉터를 드레인 셀렉터 DS1∼DS4의 5개 (DS1이 2개) 및 소스 셀렉터를 소스 셀렉터 SS1∼SS4의 5개(SS4가 2개)로 한 예이지만, 본 발명에 따른 드레인 셀렉터 및 소스 셀렉터의 개수제한은 없으며, 메모리 셀의 개수에 따라 증감하면 된다.
도 1은 본 발명에 의한 메모리 셀 어레이의 일례를 나타내는 도면이다.
도 2는 메모리 셀 어레이에 흐르는 전류의 경로를 나타내는 도면이다.
도 3은 메모리 셀 어레이에 흐르는 전류의 경로를 나타내는 도면이다.
도 4는 본 발명에 의한 메모리 셀 어레이를 멀티플렉서 회로 및 센스 앰프 회로와 함께 나타내는 도면이다.
[부호의 설명]
1 : 메모리 셀 어레이 11, 12 : 정전압원
20, 21, 22 : 비어 31∼38 : 셀렉터 선택 선
41, 42 : 전압 공급선 50 : 멀티플렉서 회로
60 : 센스 앰프 회로
a1∼a5, b1∼b5 : 서브 비트 선의 끝점
MB, MB1메인 비트 선
M11∼M14, M21∼M24, Mn1∼Mn4 : 메모리 셀
MS : 메모리 셀 군 DS1∼DS4 : 드레인 셀렉터
SB1∼SB5 : 서브 비트 선 SS1∼SS4 : 소스 셀렉터
WD, WD1∼WDn : 워드 선

Claims (4)

  1. 행방향 및 열방향으로 배열되고, 게이트, 소스 및 드레인을 갖는 트랜지스터를 포함하는 복수의 메모리 셀과,
    각각이 상기 행방향으로 뻗고, 상기 메모리 셀의 상기 게이트가 행마다 공통으로 접속되어 있는 복수의 워드 선과,
    각각이 상기 열방향으로 뻗고, 상기 메모리 셀이 인접하는 것끼리 상기 드레인 및 상기 소스가 공통으로 접속되어 있는 복수의 서브 비트 선과,
    상기 복수의 서브 비트 선의 각각의 일단에 접속되어 있는 한 쌍의 드레인 셀렉터 및 소스 셀렉터와,
    상기 소스 셀렉터를 통해 상기 서브 비트 선에 접속되어 있는 메인 비트 선을 포함하고,
    상기 복수의 서브 비트 선이 하나의 상기 메인 비트 선에 연결되어 있는 메모리 셀 어레이로서,
    상기 서브 비트 선의 인접하는 것끼리 일단에 접속되어 있는 드레인 셀렉터 및 소스 셀렉터의 쌍 서로가 상기 복수의 워드 선을 끼워 서로 반대측에 배치되어 있는 것을 특징으로 하는 메모리 셀 어레이.
  2. 제 1항에 있어서,
    상기 드레인 셀렉터를 통해 상기 서브 비트 선에 접속되어 있는 전압 공급선을 포함하는 것을 특징으로 하는 메모리 셀 어레이.
  3. 행방향 및 열방향으로 배열되고, 게이트, 소스 및 드레인을 갖는 트랜지스터를 포함하는 복수의 메모리 셀과,
    각각이 상기 행방향으로 뻗고, 상기 메모리 셀의 상기 게이트가 행마다 공통으로 접속되어 있는 복수의 워드 선과,
    각각이 상기 열방향으로 뻗고, 상기 메모리 셀이 인접하는 것끼리 상기 드레인 및 상기 소스가 공통으로 접속되어 있는 복수의 서브 비트 선과,
    상기 복수의 서브 비트 선의 각각의 일단에 접속되어 있는 한 쌍의 드레인 셀렉터 및 소스 셀렉터와,
    상기 소스 셀렉터를 통해 상기 서브 비트 선에 접속되어 있는 메인 비트 선을 포함하고,
    상기 복수의 서브 비트 선이 하나의 상기 메인 비트 선에 연결되어 있는 메모리 셀 어레이와,
    상기 복수의 워드 선 중 어느 하나를 선택하는 워드 선 선택 수단과,
    상기 복수의 드레인 셀렉터 중 어느 하나와 상기 복수의 소스 셀렉터 중 어느 하나를 선택하여 워드 선 선택 수단이 선택한 워드 선에 접속되어 있는 메모리 셀 중 어느 하나로부터 정보를 판독하는 메모리 셀 정보 판독수단을 포함하는 반도체 기억장치로서,
    상기 메모리 셀 정보 판독수단은 상기 복수의 워드 선을 끼워 서로 반대측에 배치되어 있는 드레인 셀렉터와 소스 셀렉터를 선택하는 것을 특징으로 하는 반도체 기억장치.
  4. 제 3항에 있어서,
    상기 드레인 셀렉터를 통해 상기 서브 비트 선에 접속되어 있는 전압 공급선을 포함하는 것을 특징으로 하는 반도체 기억장치.
KR1020080013358A 2007-05-21 2008-02-14 메모리 셀 어레이 및 반도체 기억장치 KR101473232B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2007134023 2007-05-21
JPJP-P-2007-00134023 2007-05-21
JP2007211331A JP5052991B2 (ja) 2007-05-21 2007-08-14 メモリセルアレイ及び半導体記憶装置
JPJP-P-2007-00211331 2007-08-14

Publications (2)

Publication Number Publication Date
KR20080102945A KR20080102945A (ko) 2008-11-26
KR101473232B1 true KR101473232B1 (ko) 2014-12-16

Family

ID=40072243

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080013358A KR101473232B1 (ko) 2007-05-21 2008-02-14 메모리 셀 어레이 및 반도체 기억장치

Country Status (2)

Country Link
US (1) US7755942B2 (ko)
KR (1) KR101473232B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110042722A1 (en) * 2009-08-21 2011-02-24 Nanya Technology Corp. Integrated circuit structure and memory array
JP5374412B2 (ja) * 2010-02-24 2013-12-25 ラピスセミコンダクタ株式会社 半導体記憶回路
JP6034417B2 (ja) * 2015-02-19 2016-11-30 ラピスセミコンダクタ株式会社 半導体メモリ

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050254329A1 (en) 2004-05-11 2005-11-17 Spansion Llc Semiconductor device and programming method

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6633496B2 (en) 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Symmetric architecture for memory cells having widely spread metal bit lines
WO2007069322A1 (ja) * 2005-12-15 2007-06-21 Spansion Llc 半導体装置およびその制御方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050254329A1 (en) 2004-05-11 2005-11-17 Spansion Llc Semiconductor device and programming method

Also Published As

Publication number Publication date
US7755942B2 (en) 2010-07-13
US20080291725A1 (en) 2008-11-27
KR20080102945A (ko) 2008-11-26

Similar Documents

Publication Publication Date Title
KR100758397B1 (ko) 불휘발성 반도체 기억 장치
KR100258039B1 (ko) 불휘발성 기억장치
KR100252475B1 (ko) 반도체 롬 장치
JPH06104406A (ja) 半導体読み出し専用メモリ
KR101473232B1 (ko) 메모리 셀 어레이 및 반도체 기억장치
JP5374412B2 (ja) 半導体記憶回路
JP6502452B1 (ja) 半導体記憶装置
JP5096778B2 (ja) 半導体集積回路
JP5052991B2 (ja) メモリセルアレイ及び半導体記憶装置
JP5736224B2 (ja) 半導体記憶装置
US20140104971A1 (en) Semiconductor memory device
KR100899466B1 (ko) 반도체 기억 장치
US10121520B2 (en) Memory array and method of forming the same
US7995366B2 (en) Homogenous cell array
KR100390905B1 (ko) 반도체 메모리 소자의 센스앰프 레이아웃 구조
KR100837021B1 (ko) 반도체기억장치
KR100572322B1 (ko) 반도체메모리장치의 비트라인 감지증폭블록의 레이아웃구조
US6865102B1 (en) Static semiconductor storage device
JP4321022B2 (ja) 共有のビットラインを備えたメモリ
US10896718B2 (en) Multilayered network of power supply lines
JP2011198984A (ja) 半導体記憶装置
KR101788726B1 (ko) 쉴딩 패턴을 갖는 반도체 메모리 장치
KR19990084465A (ko) 반도체장치의 메모리 셀
KR20140028611A (ko) 반도체 집적 회로 장치
KR20100106770A (ko) 반도체 소자

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171114

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20181121

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20191120

Year of fee payment: 6