KR100572322B1 - 반도체메모리장치의 비트라인 감지증폭블록의 레이아웃구조 - Google Patents

반도체메모리장치의 비트라인 감지증폭블록의 레이아웃구조 Download PDF

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Abstract

본 발명은 비트라인 센스앰프블록의 레이아웃구조에 관한 것이다.
본 발명은 메모리블럭들과; 비트라인쌍들과; 비트라인 감지증폭블럭들;을 포함하여 구성되는 반도체메모리장치에 있어서, 상기 각 비트라인 감지증폭블럭은: 제 1 및 제 2 PMOS트랜지스터로 이루어지는 PMOS감지증폭블록과; 제 1 및 제 2 NMOS트랜지스터로 이루어지는 NMOS감지증폭블록과; 상기 PMOS감지증폭블록과 상기 NMOS감지증폭블록 사이에 배치되는 IO라인과 IO바라인으로 구성된 IO라인쌍과; 상기 비트라인쌍들 중 어느 하나와 상기 IO라인쌍을 연결하는 제 1 IO스위치 및 제 2 IO스위치;를 포함하며, 상기 제 1 PMOS트랜지스터의 게이트영역, 상기 제 1 NMOS트랜지스터의 게이트영역, 상기 제 1 IO스위치는 각각 상기 제 2 PMOS트랜지스터의 게이트영역, 제 2 NMOS트랜지스터의 게이트영역, 상기 제 2 IO스위치에서 상기 비트라인상의 어느 일방향으로 각각 소정의 거리 ΔP, ΔN, ΔI를 두고 배치되는 것을 특징으로 한다.
비트라인 감지증폭, 게이트영역, 드레인영역, IO스위치, 레이아웃

Description

반도체메모리장치의 비트라인 감지증폭블록의 레이아웃구조{LAYOUT STRUCTURE OF BIT LINE SENSE AMPLIFIER OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 실시예에 따른 비트라인 감지증폭기의 회로구성을 보여주는 도면,
도 2a 내지 2e는 본 발명의 실시예에 따른 비트라인 감지증폭기의 레이아웃구조 및 IO스위치의 배치를 보여주는 도면들이다.
본 발명에 따른 도면들에서 실질적으로 동일한 구성과 기능을 가진 구성요소들에 대하여는 동일한 참조부호를 사용한다.
*도면의 주요부분에 대한 부호의 설명*
PSA0 ~ PSA7 : PMOS감지증폭기
NSA0 ~ NSA7 : NMOS감지증폭기
BL0 ~ BL7 : 비트라인 BLB0 ~ BLB7 : 비트바라인
IO0 ~ IO7 : IO라인 IOB0 ~ IOB7 : IO바라인
본 발명은 반도체메모리장치에 관한 것으로, 더욱 상세하게는 반도체메모리장치의 비트라인 감지증폭블록의 레이아웃구조에 관한 것이다.
비트라인 감지증폭블록은 PMOS감지증폭기와 NMOS감지증폭기로 구성되어, 반도체메모리장치의 비트라인과 비트바라인에 실리는 데이터를 증폭하여 IO라인을 통해 출력한다.
PMOS감지증폭기와 NMOS감지증폭기 사이에 IO라인들, 비트라인과 비트바라인을 IO라인에 연결하기 위한 IO스위치들이 배치되는 비트라인 감지증폭블록 레이아웃 구조에서, IO스위치의 드레인으로부터 각각의 IO스위치의 드레인과 비트라인 또는 비트바라인을 공유하는 NMOS감지증폭기의 각 게이트까지의 거리차이와 PMOS감지증폭기의 각 게이트까지 거리의 차이는 비트라인과 비트바라인의 로딩(Loading)을 달라지게 한다. 비트라인과 비트바라인의 로딩이 다를 경우, IO스위치가 온(ON)되었을 때 비트라인과 비트바라인의 디벨롭(Develope)되는 차이가 발생하여 메모리 코어(CORE)의 특성이 저하된다는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위하여 창안된 것으로, 본 발명의 목적은 비트라인과 비트바라인간의 로딩차이를 줄임으로써 로딩불일치(Loading Mismatch)로 인한 메모리 코어의 특성저하를 방지할 수 있는 반도체메모리장치의 비트라인 감지증폭블록의 레이아웃구조를 제공하는데 있다.
상기의 목적을 달성하기 위한 본 발명의 구성은 다수 개의 셀들로 구성된 메 모리블럭들과; 비트라인쌍들과; 상기 셀들의 신호를 증폭하기 위한 복수 개의 비트라인 감지증폭블럭들;을 포함하여 구성되는 반도체메모리장치에 있어서, 상기 각 비트라인 감지증폭블럭은: 제 1 및 제 2 PMOS트랜지스터로 이루어지는 PMOS감지증폭블록과; 제 1 및 제 2 NMOS트랜지스터로 이루어지는 NMOS감지증폭블록과; 상기 PMOS감지증폭블록과 상기 NMOS감지증폭블록 사이에 배치되는 IO라인과 IO바라인으로 구성된 IO라인쌍과; 상기 비트라인쌍들 중 어느 하나와 상기 IO라인쌍을 연결하는 제 1 IO스위치 및 제 2 IO스위치;를 포함하며, 상기 제 1 PMOS트랜지스터의 게이트영역, 상기 제 1 NMOS트랜지스터의 게이트영역, 상기 제 1 IO스위치는 각각 상기 제 2 PMOS트랜지스터의 게이트영역, 제 2 NMOS트랜지스터의 게이트영역, 상기 제 2 IO스위치에서 상기 비트라인상의 어느 일방향으로 각각 소정의 거리 ΔP, ΔN, ΔI를 두고 배치되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 소정의 거리 ΔN 과 ΔP는 동일한 값을 갖는다.
바람직한 실시예에 있어서, 상기 ΔN 과 ΔI, ΔP 와 ΔI 는 동일한 값을 갖는다.
바람직한 실시예에 있어서, 상기 ΔP, ΔN 및 ΔI는 동일한 값을 갖는다.
바람직한 실시예에 있어서, 상기 제 1 PMOS트랜지스터의 게이트, 상기 제 2 PMOS트랜지스터의 게이트, 상기 제 1스위치의 드레인 및 상기 제 2스위치의 드레인은 이들을 4개의 꼭지점으로 하는 평행사변형 형태가 되도록 배치된다.
바람직한 실시예에 있어서, 상기 제 1 NMOS트랜지스터의 게이트, 상기 제 2 NMOS트랜지스터의 게이트, 상기 제 1스위치의 드레인 및 상기 제 2스위치의 드레인은 이들을 4개의 꼭지점으로 하는 평행사변형 형태가 되도록 배치된다.
바람직한 실시예에 있어서, 상기 제 1 PMOS트랜지스터의 게이트에서 제 1스위치까지의 거리와 상기 제 2 PMOS트랜지스터의 게이트에서 제 2스위치까지의 거리의 차이가 상기 각 비트라인 감지증폭블록들에서 동일하다.
바람직한 실시예에 있어서, 상기 제 1 NMOS트랜지스터의 게이트에서 제 1스위치까지의 거리와 상기 제 2 NMOS트랜지스터의 게이트에서 제 2스위치까지의 거리의 차이가 상기 각 비트라인 감지증폭영역들에서 동일하다.
바람직한 실시예에 있어서, 상기 제 1 IO스위치 및 제 2 IO스위치는 각각 드레인이 상기 비트라인과 비트바라인에 연결되고 소오스가 상기 IO라인과 IO바라인에 연결되며 게이트가 컬럼선택라인(CSL)에 연결되는 트랜지스터인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 1 PMOS트랜지스터의 게이트영역에서 제 1스위치의 드레인영역까지의 거리와 상기 제 2 PMOS트랜지스터의 게이트영역에서 제 2스위치의 드레인영역까지의 거리의 차이가 1㎛보다 작은 값인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 1 NMOS트랜지스터의 게이트영역에서 제 1스위치의 드레인영역까지의 거리와 상기 제 2 NMOS트랜지스터의 게이트영역에서 제 2스위치의 드레인영역까지의 거리의 차이가 1㎛보다 작은 값인 것을 특징으로 한다.
상기의 목적을 달성하기 위하여 본 발명은 N 개의 비트라인과 비트바라인을 갖는 반도체메모리장치의 비트라인 감지증폭블록 레이아웃방법에 있어서, 게이트영역 사이에 비트라인 방향으로 소정의 이격거리 L을 갖는 두 개의 PMOS트랜지스터들로 이루어진 N 개의 PMOS감지증폭영역들을 배치하는 단계; 각 게이트영역이 상기 PMOS트랜지스터들의 각 게이트영역으로부터 비트라인방향으로 동일한 거리만큼 떨어진 두 개의 NMOS트랜지스터들로 이루어진 N 개의 NMOS감지증폭영역들을 배치하는 단계; 상기 PMOS감지증폭영역들과 상기 NMOS감지증폭영역들 사이에 2N 개의 IO라인들을 배치하는 단계; 상기 비트라인들과 비트바라인들을 통하여 상기 PMOS트랜지스터들과 NMOS트랜지스터들의 게이트영역을 상기 IO라인들에 연결하는 2N 개의 IO스위치들을 배치하는 단계;를 포함하며, 상기 IO스위치들을 배치하는 단계는 비트라인에 연결되는 IO스위치와 상기 비트바라인에 연결되는 IO스위치 간의 비트라인 방향의 거리가 상기 거리 L과 가장 가까운 값이 되는 IO라인들에 상기 IO스위치들을 연결하도록 구현할 수 있다.
바람직한 실시예에 있어서, 상기 IO스위치들을 배치하는 단계는: 상기 2N 개의 IO라인들을 각각 k개의 IO라인들을 갖는 (2N)/k 개의 IO라인그룹으로 분리하는 제 1단계; 상기 IO라인그룹들 중에서 어느 하나의 IO라인그룹을 선택하는 제 2단계; 상기 선택된 IO라인그룹 내에서 IO스위치가 연결되지 않은 어느 하나의 IO라인을 선택하여 어느 하나의 비트라인쌍의 비트라인에 연결되는 IO스위치를 연결하는 제 3단계; 상기에서 선택되지 않은 IO라인그룹들 중에서 어느 하나의 IO라인그룹을 선택하는 제 4단계; 상기에서 선택된 IO라인그룹 내에서 IO스위치가 연결되지 않은 어느 하나의 IO라인을 선택하여 상기 비트라인쌍의 비트바라인에 연결되는 IO스위치를 연결하는 제 5단계; 상기 N개의 비트라인들 중에서 나머지 각 비트라인쌍들에 대하여 상기 제 2단계 내지 제 5단계를 반복하여 IO스위치를 배치하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 5단계에서 선택된 IO라인은 상기 제 3단계에서 선택된 IO라인으로부터 상기 거리 L에 가장 근접한 이격거리를 갖는 IO라인인 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예에서는 8개의 비트라인쌍과 8개의 IO라인쌍을 가지며, 그에 따라 16개의 각 IO라인에 대한 16개의 IO스위치를 갖는 반도체메모리장치의 비트라인 감지증폭블록의 레이아웃 구조를 예로 들어 설명한다.
도 1은 본 발명의 실시예에 따른 비트라인 감지증폭기의 회로구성을 보여주는 도면이고, 도 2a 내지 2e는 본 발명의 실시예에 따른 비트라인 감지증폭기의 레이아웃구조 및 IO스위치의 배치를 보여주는 도면들이다.
상기 도면들을 참조하면, 본 발명의 실시예에 따른 비트라인 감지증폭기는 8개의 비트라인쌍들과; 8개의 IO라인쌍들과; 8개의 NMOS감지증폭기와; 8개의 PMOS감지증폭기와; 16개의 IO스위치들;로 구성된다.
상기 8개의 비트라인쌍들은 8개의 비트라인(BL0 ~ BL7)과 8개의 비트바라인(BLB0 ~ BLB7)이 서로 평행하게 번갈아 배치되어 이루어진다.
상기 8개의 IO라인쌍들은 상기 비트라인쌍들과 수직방향으로 배치되며 8개의 IO라인(IO0 ~ IO7)과 8개의 IO바라인(IOB0 ~ IOB7)으로 이루어진다.
상기 8개의 PMOS감지증폭기들(PSA0 ~ PSA7)은 상기 비트라인 상에서 상기 IO라인쌍들보다 좌측에 상기 비트라인쌍들과 수직방향으로 배치되며 각각의 PMOS감지증폭기는 두 개의 PMOS트랜지스터들로 이루어진다.
상기 8개의 NMOS감지증폭기들(NSA0 ~ NSA7)은 상기 비트라인 상에서 상기 IO라인쌍들보다 우측에 상기 비트라인쌍들과 수직방향으로 배치되며 각각의 NMOS감지증폭기는 두 개의 NMOS트랜지스터로 이루어진다.
상기 IO스위치들은 드레인이 상기 비트라인쌍의 비트라인 또는 비트바라인에 연결되고 게이트가 컬럼선택라인(Column Select Line : CSL)에 연결되며 소오스가 상기 IO라인쌍의 IO라인 또는 IO바라인에 연결되는 NMOS트랜지스터로 구현된다.
상기와 같은 구성을 갖는 본 발명의 실시예에 따른 비트라인 감지증폭블록의 레이아웃구조에 있어서, IO스위치를 배치하는 방법을 도면을 참조하여 설명하면 다음과 같다.
도 2a는 IO스위치가 배치되기 전의 레이아웃을 보여주는 도면이다.
도 2a에서 볼 수 있는 바와 같이, PMOS감지증폭기(PSA0)는 게이트(PG0_R)가 IO라인쌍들에 가까운 곳에 배치되는 PMOS트랜지스터(P0_R)와 게이트(PG0_L)가 상기 게이트(PG0_R)보다 IO라인쌍들에서 먼 곳에 배치되는 PMOS트랜지스터(P0_L)로 구성된다. 나머지 PMOS감지증폭기들(PSA1 ~ PSA7) 역시 동일한 구성을 갖는다.
NMOS감지증폭기(NSA0) 역시 게이트(NG0_L)가 IO라인쌍들에 가까운 곳에 배치되는 NMOS트랜지스터(N0_L)와 게이트(NG0_R)가 상기 게이트(NG0_L)보다 IO라인쌍들에서 먼 곳에 배치되는 NMOS트랜지스터(N0_R)로 구성된다. 나머지 NMOS감지증폭기들(NSA1 ~ NSA7) 역시 동일한 구성을 갖는다.
상기 PMOS감지증폭기(PSA0)의 두 개의 PMOS트랜지스터들(P0_R, P0_L)은 각각 비트라인(BL0)과 비트바라인(BLB0)에 연결되며, 상기 NMOS감지증폭기(NSA0)의 두 개의 NMOS트랜지스터들(N0_R, N0_L)은 각각 비트라인(BL0)과 비트바라인(BLB0)에 연결된다.
특히, 상기 PMOS감지증폭기(PSA0)의 PMOS트랜지스터들(P0_R, P0_L)중 IO라인쌍들과 가까운 곳에 배치되는 PMOS트랜지스터(P0_R)의 게이트(PG0_R)는 비트라인(BL0)에 연결되고, 상기 NMOS감지증폭기(NSA0)의 NMOS트랜지스터들(N0_R, N0_L)중 IO라인쌍들과 가까운 곳에 배치되는 NMOS트랜지스터(N0_L)의 게이트(NG0_L)는 비트바라인(BLB0)에 연결되어, 4개의 게이트들(PG0_R, PG0_L, NG0_R, NG0_L)을 연결하면 평행사변형의 형태가 된다.
도 2b는 비트바라인(BLB0)에 연결되는 IO스위치가 배치된 상태를 보여주는 도면, 도 2c는 비트라인(BL0)에 연결되는 다른 IO스위치가 추가로 배치된 상태를 보여주는 도면이다.
도 2b 및 2c에서 볼 수 있는 바와 같이 IO스위치(SW0_L)는 드레인이 비트바라인(BLB0)에 연결되고, IO스위치(SW0_R)는 드레인이 비트라인(BL0)에 연결되도록 배치된다.
상기와 같이 배치될 경우, PMOS감지증폭기(PSA0)로부터 멀리 떨어진 IO스위치(SW0_R)의 드레인은 비트라인(BL0)을 통하여 PMOS감지증폭기(PSA0)의 PMOS트랜지스터들(P0_R, P0_L) 중 IO라인쌍들에서 가까운 곳에 배치되는 PMOS트랜지스터(P0_R)의 게이트 및 NMOS감지증폭기(NSA0)의 NMOS트랜지스터들(N0_R, N0_L) 중 IO라인쌍들에서 멀리 배치되는 NMOS트랜지스터(N0_R)의 게이트에 연결된다.
또한, PMOS감지증폭기(PSA0)로부터 가까운 IO스위치(SW0_L)의 드레인은 비트바라인(BLB0)을 통하여 PMOS감지증폭기(PSA0)의 PMOS트랜지스터들(P0_R, P0_L) 중 IO라인쌍들에서 먼 곳에 배치되는 PMOS트랜지스터(P0_L)의 게이트 및 NMOS감지증폭기(NSA0)의 NMOS트랜지스터들(N0_R, N0_L) 중 IO라인쌍들에서 가까운 곳에 배치되는 NMOS트랜지스터(N0_L)의 게이트에 연결된다.
이와 같이 IO스위치를 배치할 경우, 상기 PMOS감지증폭기(PSA0)의 두 개의 PMOS트랜지스터의 게이트들과 상기 IO스위치들(SW0_L, SW0_R)의 드레인들을 연결하면 평행사변형에 유사한 형태가 된다. 또한, 상기 NMOS감지증폭기(NSA0)의 두 개의 NMOS트랜지스터의 게이트들과 상기 IO스위치들(SW0_L, SW0_R)의 드레인들을 연결하면 평행사변형에 유사한 형태가 된다.
상기와 같이, PMOS감지증폭기(PSA0)와 NMOS감지증폭기(NSA0) 및 IO스위치들을 배치할 경우, PMOS트랜지스터(P0_R)의 게이트(PG0_R)는 PMOS트랜지스터(P0_L)의 게이트(PG0_L)로부터 비트라인상의 PMOS감지증폭기에서 NMOS감지증폭기 방향으로 ΔP의 거리만큼 이격되어 배치된다.
도 2a 내지 2e에서 PMOS감지증폭기들(PSA0 ~ PSA7) 내의 빗금친 부분은 게이트영역이고 빗금친 부분 내의 "■"와 같은 모양을 갖는 부분은 게이트콘택이다. 본 발명의 상세한 설명에서는 편의상 상기 ΔP의 거리는 상기 게이트콘택들간의 거리로 정의한다.
또한, NMOS트랜지스터(N0_R)의 게이트(NG0_R)는 NMOS트랜지스터(N0_L)의 게이트(NG0_L)로부터 비트라인상의 PMOS감지증폭기에서 NMOS감지증폭기 방향으로 ΔN의 거리만큼 이격되어 배치된다.
도 2a 내지 2e에서 NMOS감지증폭기들(NSA0 ~ NSA7) 내의 빗금친 부분은 게이트영역이고 빗금친 부분 내의 "■"와 같은 모양을 갖는 부분은 게이트콘택이다. 본 발명의 상세한 설명에서는 편의상 상기 ΔN의 거리는 상기 게이트콘택들간의 거리로 정의한다.
또한 상기 IO스위치(SW0_R)는 상기 IO스위치(SW0_L)로부터 비트라인상의 PMOS감지증폭기에서 NMOS감지증폭기 방향으로 ΔI의 거리만큼 이격되어 배치된다. 본 발명의 상세한 설명에서는 편의상 상기 ΔI의 거리는 상기 IO스위치들의 드레인간의 거리로 정의한다.
상기와 같이 ΔP, ΔN, ΔI를 정의하고 각 PMOS감지증폭기들, NMOS감지증폭기들 및 IO스위치들을 배치할 때, 반도체메모리장치의 비트라인상의 로딩차이가 생기지 않으려면 상기 ΔP, ΔN이 동일하고 또한 ΔI의 값이 상기 ΔP 및 ΔN의 값과 동일해야 한다. 즉, 반도체메모리장치의 비트라인상의 로딩차이를 최소화하려면 상 기 ΔP 와 ΔN 의 차이를 최소화하여야 하고 또한 ΔI의 값이 상기 ΔP 및 ΔN의 값과 가능한 한 동일한 값을 갖도록 해야 한다.
먼저, 상기와 같이 ΔP 와 ΔN 의 차이를 최소화하기 위해서는 상기 각 PMOS감지증폭기와 상기 각 NMOS감지증폭기의 게이트영역 또는 게이트콘택간의 거리를 최대한 동일하게 배치하면 된다.
이와 같이 ΔP 와 ΔN 의 값을 동일하게 한 다음에는 ΔI의 값을 상기 ΔP 또는 ΔN의 값과 동일하게 또는 최소의 차이를 갖게 해야 한다.
이하에서는 상기와 같이 ΔI의 값이 상기 ΔP 또는 ΔN의 값과 동일하거나 또는 차이값이 최소가 되도록 상기 IO스위치(SW0_R)의 소오스 및 상기 IO스위치(SW0_L)의 소오스가 연결되는 IO라인(IO0) 및 IO바라인(IOB0)을 결정하는 방법에 대하여 설명한다.
도면들에서 볼 수 있는 바와 같이 IO라인쌍들은 비트라인쌍의 수와 같은 8쌍이 배치된다. 그리고, 8개의 IO라인들과 8개의 IO바라인들로 이루어진 모두 16개의 라인들이 각 4개의 라인들을 갖는 제 1 내지 제 4의 IO라인그룹으로 만들어져 배치된다.
먼저, 상기의 4개의 IO라인그룹들 중에서 어느 하나의 IO라인그룹을 선택한다. 그리고 상기 선택된 IO라인그룹 내에 있는 4개의 라인들 중 어느 하나의 라인을 선택하여 이를 IO스위치(SW0_L)를 통하여 비트바라인에 연결될 IO바라인(IOB0)으로 결정한다. 도 2b에서는 제 1 IO라인그룹 및 그룹 내의 좌측에서 두 번째에 위치하는 IO라인이 IO바라인(IOB0)으로 선택되었다.
다음 상기의 4개의 IO라인그룹들 중에서 상기에서 선택된 IO라인그룹 이외의 IO라인그룹들 중 어느 하나의 IO라인그룹을 선택한다. 그리고 상기 선택된 IO라인그룹 내에 있는 4개의 라인들 중 어느 하나의 라인을 선택하여 이를 IO스위치(SW0_R)를 통하여 비트라인에 연결될 IO라인(IO0)으로 결정한다. 도 2c에서는 제 2 IO라인그룹 및 그룹 내의 좌측에서 두 번째에 위치하는 IO라인이 IO라인(IO0)으로 선택되었다.
IO라인(IO1) 및 IO바라인(IOB1) 내지 IO라인(IO7) 및 IO바라인(IOB7)을 결정하는 방법도 상기와 동일하다.
도면에서 상기 NMOS감지증폭기(NSA0)의 두 개의 NMOS트랜지스터들(N0_L, N0_R)의 게이트들(NG0_L, NG0_R)간의 거리는 ΔN, 상기 PMOS감지증폭기(PSA0)의 두 개의 PMOS트랜지스터들(P0_L, P0_R)의 게이트들(PG0_L, PG0_R)간의 거리는 ΔP, 상기 비트라인(BL0)에 연결되는 IO스위치(SW0_R)의 드레인과 상기 비트바라인(BLB0)에 연결되는 IO스위치(SW0_L)의 드레인간의 거리는 ΔI이다.
이때, 상기 비트라인(BL0)에 연결되는 IO스위치(SW0_R)의 드레인으로부터 역시 비트라인(BL0)에 연결되는 NMOS트랜지스터의 게이트(NG0_R)까지의 거리(ΔING)와 상기 비트바라인(BLB0)에 연결되는 IO스위치(SW0_L)의 드레인으로부터 상기 NMOS트랜지스터의 게이트(NG0_L)까지의 거리(ΔINGB)의 차이는 ｜ΔI - ΔN｜ 과 같이 나타낼 수 있다. 그리고, 상기 비트라인(BL0)에 연결되는 IO스위치(SW0_R)의 드레인으로부터 역시 비트라인(BL0)에 연결되는 PMOS트랜지스터의 게이트까지의 거리(ΔIPG)와 상기 비트바라인(BLB0)에 연결되는 IO스위치의 드레인으로부터 상기 PMOS트랜지스터의 게이트까지의 거리(ΔIPGB)의 차이는 ｜ΔI - ΔP｜ 과 같이 나타낼 수 있다.
ΔP 및 ΔN의 값이 일정하다면, ΔI의 값을 조절함으로써 ｜ΔI - ΔP｜ 또는 ｜ΔI - ΔN｜의 값을 조절할 수 있으며 상기 종래기술의 문제점으로 기술된 바와 같이 비트라인과 비트바라인의 디벨롭(Develope)되는 차이로 인해 발생되는 메모리 코어(CORE)의 특성저하의 문제를 해결하기 위해서는 상기 ｜ΔI - ΔP｜ 또는 ｜ΔI - ΔN｜의 값을 최소화해야 한다.
｜ΔI - ΔP｜ 또는 ｜ΔI - ΔN｜의 값을 최소화하기 위해서는 상기 ΔI의 값을 ΔP 또는 ΔN의 값에 근접한 값을 갖도록 해야 한다. 따라서, 상기와 같은 4개의 IO라인그룹들로 이루어진 비트라인 감지증폭블록의 레이아웃구조에서는 비트라인(BL0) 및 IO스위치(SW0_R)에 연결될 IO라인그룹 및 IO라인을 선택한 후, 비트바라인(BLB0) 및 IO스위치(SW0_L)에 연결될 IO라인그룹을 선택할 때 ΔI의 값이 ΔN 또는 ΔP의 값에 가장 근접한 값을 갖도록 할 수 있는 IO라인이 포함되어 있는 IO라인그룹을 선택하야 한다.
즉, 첫 번째 선택된 IO라인그룹에 인접한 IO라인그룹을 두 번째 IO라인그룹으로 선택할 때 ΔI의 값이 ΔN 또는 ΔP의 값에 가장 근접하는지 또는 첫 번째 선택된 IO라인그룹에서 소정의 IO라인그룹만큼 떨어진 IO라인그룹을 두 번째 IO라인그룹으로 선택할 때 ΔI의 값이 ΔN 또는 ΔP의 값에 가장 근접하는지를 계산하여 ΔI의 값이 ΔN 또는 ΔP의 값에 가장 근접할 수 있도록 하는 IO라인을 갖는 IO라인그룹을 두 번째 IO라인그룹으로 선택해야 한다.
예컨대, 도 2c에서는 비트라인(BL0)에 연결되는 IO라인이 속하는 IO라인그룹으로 제 1 IO라인그룹을 선택하였고, 비트바라인(BLB0)에 연결되는 IO바라인이 속하는 IO라인그룹으로는 상기 제 1 IO라인그룹에 인접한 제 2 IO라인그룹을 선택하였다.
상기와 같이 선택된 IO라인그룹내에서 IO라인을 선택할 때 비트라인과 비트바라인의 로딩차이를 각 비트라인쌍에서 일정하게 하기 위해서는 다음과 같은 사항을 또한 고려해야 한다.
각 비트라인쌍에서 로딩차이를 일정하게 하기 위해서는 각 비트라인쌍에서 ｜ΔI - ΔP｜ 또는 ｜ΔI - ΔN｜의 값이 항상 일정한 값을 가져야 한다. 즉, ΔP와 ΔN이 일정할 경우 상기 ΔI는 모든 비트라인쌍에서 일정한 값을 가져야 한다. 이를 위해서는 상기와 같이 각 비트라인 쌍에서 비트바라인과 비트라인에 연결되는 IO바라인과 IO라인을 선택할 때, 첫 번째 선택되는 IO라인그룹과 두 번째 선택되는 IO라인그룹이 항상 일정한 IO라인그룹 수만큼 떨어져 있어야 한다. 즉, 어느 비트라인쌍에서 첫 번째 선택된 IO라인그룹과 두 번째 선택된 IO라인그룹이 인접한 IO라인그룹이라면 즉, 첫 번째 선택된 IO라인그룹이 제 1 IO라인그룹이고 두 번째 선택된 IO라인그룹이 제 2 IO라인그룹이라면 나머지 비트라인 쌍들에서도 모두 첫 번째 선택된 IO라인그룹과 두 번째 선택된 IO라인그룹이 인접하는 IO라인그룹이 되도록 하여야 한다. 또한 두 번째 선택된 IO라인그룹 내에서 선택되는 IO라인은 첫 번째 IO라인그룹에서 선택되는 IO라인과 대응하는 위치에 있는 IO라인이 선택되도록 하여야 한다. 예컨대, 비트라인(BL0)에 연결되는 IO라인으로는 상기 제 1 IO라인그 룹 내의 IO라인들 중 그룹 내에서 좌측에서 두 번째에 위치하는 IO라인이 선택되었다면, 비트바라인(BLB0)에 연결되는 IO바라인으로 상기 나머지 IO라인그룹 내의 좌측에서 두 번째에 위치하는 IO라인이 선택되어야 한다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 비트라인쌍의 비트라인과 비트바라인간의 로딩차이를 줄임으로써 로딩불일치(Loading Mismatch)로 인한 메모리 코어의 특성저하를 방지할 수 있는 효과가 있다.

Claims (17)

  1. 다수 개의 셀들로 구성된 메모리블럭들과; 비트라인쌍들과; 상기 셀들로부터의 감지신호를 증폭하기 위한 복수 개의 비트라인 감지증폭블럭들;을 포함하여 구성되는 반도체메모리장치에 있어서,
    상기 각 비트라인 감지증폭블럭은:
    제 1 및 제 2 PMOS트랜지스터로 이루어지는 PMOS감지증폭블록(PSA0~PSA7)과;
    제 1 및 제 2 NMOS트랜지스터로 이루어지는 NMOS감지증폭블록(NSA0~NSA7)과;
    상기 PMOS감지증폭블록과 상기 NMOS감지증폭블록 사이에 배치되는 IO라인(IO0~IO7)과 IO바라인(IOB0~IOB7)으로 구성된 IO라인쌍들과;
    상기 비트라인쌍들 중 어느 하나와 그에 대응하는 상기 IO라인쌍을 연결하는 제 1 IO스위치(SW0_L, SW1_L) 및 제 2 IO스위치(SW0_R, SW1_R);를 포함하며,
    상기 제 1 PMOS트랜지스터(P0_L~P7_L)의 게이트영역과 상기 제 2 PMOS트랜지스터(P0_R~P7_R)의 게이터 영역간의 거리를 ΔP, 상기 제 1 NMOS트랜지스터(N0_L~N7_L)의 게이트영역과 상기 제 2 NMOS트랜지스터(N0_R~N7_R)의 게이트 영역간의 거리를 ΔN, 상기 제 1 IO스위치(SW0_L, SW1_L)와 상기 제 2 IO스위치(SW0_R, SW1_R)의 게이트 영역간의 거리를 ΔI로 하여 배치되는 것을 특징으로 하는 반도체메모리장치의 레이아웃구조.
  2. 제 1항에 있어서,
    상기 소정의 거리 ΔN 과 ΔP는 동일한 값인 것을 특징으로 하는 반도체메모 리장치의 레이아웃구조.
  3. 제 1항에 있어서,
    상기 ΔN 과 ΔI 는 동일한 값인 것을 특징으로 하는 반도체메모리장치의 레이아웃구조.
  4. 제 1항에 있어서,
    상기 ΔP 와 ΔI 는 동일한 값인 것을 특징으로 하는 반도체메모리장치의 레이아웃구조.
  5. 제 1항에 있어서,
    상기 ΔN, ΔP, ΔI 는 모두 동일한 값인 것을 특징으로 하는 반도체메모리장치의 레이아웃구조.
  6. 제 1항에 있어서,
    상기 제 1 PMOS트랜지스터(P0_L~P7_L)의 게이트, 상기 제 2 PMOS트랜지스터(P0_R~P7_R)의 게이트, 상기 제 1 IO스위치(SW0_L, SW1_L)의 드레인 및 상기 제 2 IO스위치(SW0_R, SW1_R)의 드레인은 이들을 4개의 꼭지점으로 하는 평행사변형 형태가 되도록 배치되는 것을 특징으로 하는 반도체메모리장치의 레이아웃구조.
  7. 제 1항에 있어서,
    상기 제 1 NMOS트랜지스터(N0_L~N7_L)의 게이트, 상기 제 2 NMOS트랜지스터(N0_R~N7_R)의 게이트, 상기 제 1 IO스위치(SW0_L, SW1_L)의 드레인 및 상기 제 2 IO스위치(SW0_R, SW1_R)의 드레인은 이들을 4개의 꼭지점으로 하는 평행사변형 형태가 되도록 배치되는 것을 특징으로 하는 반도체메모리장치의 레이아웃구조.
  8. 제 1항에 있어서,
    상기 제 1 PMOS트랜지스터(P0_L~P7_L)의 게이트에서 제 1 IO스위치(SW0_L, SW1_L)의 게이트까지의 거리와 상기 제 2 PMOS트랜지스터(P0_R~P7_R)의 게이트에서 제 2 IO스위치(SW0_R~SW7_R)의 게이트까지의 거리의 차이가 상기 각 비트라인 감지증폭블록들에서 동일한 것을 특징으로 하는 반도체메모리장치의 레이아웃구조.
  9. 제 1항에 있어서,
    상기 제 1 NMOS트랜지스터(N0_L~N7_L)의 게이트에서 제 1 IO스위치(SW0_L, SW1_L)의 게이트까지의 거리와 상기 제 2 NMOS트랜지스터(N0_R~N7_R)의 게이트에서 제 2 IO스위치(SW0_R, SW1_R)의 게이트까지의 거리의 차이가 상기 각 비트라인 감지증폭영역들에서 동일한 것을 특징으로 하는 반도체메모리장치의 레이아웃구조.
  10. 제 1항 내지 제 9항 중 어느 한 항에 있어서,
    상기 제 1 IO스위치(SW0_R, SW1_R) 및 제 2 IO스위치(SW0_R, SW1_R)는 각각 드레인이 상기 비트라인과 비트바라인에 연결되고 소오스가 상기 IO라인과 IO바라인에 연결되며 게이트가 컬럼선택라인(CSL)에 연결되는 트랜지스터인 것을 특징으로 하는 반도체메모리장치의 레이아웃구조.
  11. 제 10항에 있어서,
    상기 제 1 PMOS트랜지스터(P0_L~P7_L)의 게이트영역에서 제 1 IO스위치(SW0_L, SW1_L)의 드레인영역까지의 거리와 상기 제 2 PMOS트랜지스터(P0_L~P7_L)의 게이트영역에서 제 2 IO스위치(SW0_R, SW1_R)의 드레인영역까지의 거리의 차이가 1㎛보다 작은 값인 것을 특징으로 하는 반도체메모리장치의 레이아웃구조.
  12. 제 10항에 있어서,
    상기 제 1 NMOS트랜지스터(N0_L~N7_L)의 게이트영역에서 제 1 IO스위치의 드레인영역까지의 거리와 상기 제 2 NMOS트랜지스터(N0_R~N7_R)의 게이트영역에서 제 2 IO스위치의 드레인영역까지의 거리의 차이가 1㎛보다 작은 값인 것을 특징으로 하는 반도체메모리장치의 레이아웃구조.
  13. N 개의 비트라인과 비트바라인을 갖는 반도체메모리장치의 비트라인 감지증폭블록 레이아웃방법에 있어서,
    게이트영역 사이에 비트라인 방향으로 소정의 이격거리 L을 갖는 두 개의 PMOS트랜지스터들로 이루어진 N 개의 PMOS감지증폭영역들을 배치하는 단계;
    각 게이트영역이 상기 PMOS트랜지스터들의 각 게이트영역으로부터 비트라인방향으로 동일한 거리만큼 떨어진 두 개의 NMOS트랜지스터들로 이루어진 N 개의 NMOS감지증폭영역들을 배치하는 단계;
    상기 PMOS감지증폭영역들과 상기 NMOS감지증폭영역들 사이에 2N 개의 IO라인들을 배치하는 단계;
    상기 비트라인들과 비트바라인들을 통하여 상기 PMOS트랜지스터들과 NMOS트랜지스터들의 게이트영역을 상기 IO라인들에 연결하는 2N 개의 IO스위치들을 배치하는 단계;를 포함하며,
    상기 IO스위치들을 배치하는 단계는 비트라인에 연결되는 IO스위치와 상기 비트바라인에 연결되는 IO스위치 간의 비트라인 방향의 거리가 상기 거리 L과 가장 가까운 값이 되는 IO라인들에 상기 IO스위치들을 연결하는 것을 특징으로 하는 비트라인 감지증폭블록의 레이아웃방법.
  14. 제 13항에 있어서,
    상기 IO스위치들을 배치하는 단계는:
    상기 2N 개의 IO라인들을 각각 k개의 IO라인들을 갖는 (2N)/k 개의 IO라인그룹으로 분리하는 제 1단계;
    상기 IO라인그룹들 중에서 어느 하나의 IO라인그룹을 선택하는 제 2단계;
    상기 선택된 IO라인그룹 내에서 IO스위치가 연결되지 않은 어느 하나의 IO라인을 선택하여 어느 하나의 비트라인쌍의 비트라인에 연결되는 IO스위치를 연결하는 제 3단계;
    상기에서 선택되지 않은 IO라인그룹들 중에서 어느 하나의 IO라인그룹을 선택하는 제 4단계;
    상기에서 선택된 IO라인그룹 내에서 IO스위치가 연결되지 않은 어느 하나의 IO라인을 선택하여 상기 비트라인쌍의 비트바라인에 연결되는 IO스위치를 연결하는 제 5단계;
    상기 N개의 비트라인들 중에서 나머지 각 비트라인쌍들에 대하여 상기 제 2단계 내지 제 5단계를 반복하여 IO스위치를 배치하는 것을 특징으로 하는 비트라인 감지증폭블록 레이아웃 방법.
  15. 제 14항에 있어서,
    상기 제 5단계에서 선택된 IO라인은 상기 제 3단계에서 선택된 IO라인으로부터 상기 거리 L에 가장 근접한 이격거리를 갖는 IO라인인 것을 특징으로 하는 비트라인 감지증폭블록 레이아웃 방법.
  16. N 개의 비트라인과 N 개의 비트바라인이 서로 평행하게 번갈아 배치되어 이루어진 N 개의 비트라인쌍들과;
    상기 비트라인쌍들과 수직방향으로 배치되는 N 개의 IO라인쌍들과;
    상기 N 개의 IO라인쌍들보다 좌측/우측에 배치되며 두 개의 PMOS트랜지스터로 이루어진 N 개의 PMOS감지증폭블록들(PSA0~PSA7)와;
    상기 N 개의 IO라인쌍들보다 우측/좌측에 배치되며, 두 개의 NMOS트랜지스터로 이루어진 N 개의 NMOS감지증폭블록들(NSA0~NSA7)과;
    제 1단자가 상기 어느 하나의 비트라인 또는 비트바라인에 연결되고, 제 2단자가 상기 어느 하나의 IO라인에 연결되며, 상기 제 1단자와 제 2단자 사이의 스위칭을 위한 제 3단자가 컬럼선택라인(CSL)에 연결되는 2N 개의 IO스위치;를 포함하며,
    상기 어느 하나의 비트라인쌍의 비트라인에 연결되는 IO스위치의 제 1단자로부터 상기 NMOS감지증폭블록(NSA0~NSA7)의 두 개의 NMOS트랜지스터들 중 어느 하나의 NMOS트랜지스터의 게이트까지의 거리(ΔING)와 상기 비트라인쌍의 비트바라인에 연결되는 IO스위치의 제 1단자로부터 상기 NMOS감지증폭블록(NSA0~NSA7)의 두 개의 NMOS트랜지스터들 중 나머지 하나의 NMOS트랜지스터의 게이트까지의 거리(ΔINGB)의 차이(｜ΔINGB - ΔING｜)가 상기 N 개의 비트라인쌍들에서 모두 동일하고,
    상기 어느 하나의 비트라인쌍의 비트라인에 연결되는 IO스위치의 제 1단자로부터 상기 PMOS감지증폭블록(PSA0~PSA7)의 두 개의 PMOS트랜지스터들 중 어느 하나의 PMOS트랜지스터의 게이트까지의 거리(ΔIPG)와 상기 비트라인쌍의 비트바라인에 연결되는 IO스위치의 제 1단자로부터 상기 PMOS감지증폭블록(PSA0~PSA7)의 두 개의 PMOS트랜지스터들 중 나머지 하나의 PMOS트랜지스터의 게이트까지의 거리(ΔIPGB)의 차이(｜ΔIPG - ΔIPGB｜)가 상기 N 개의 비트라인쌍들에서 모두 동일한 것을 특징으로 하는 비트라인 감지증폭블록의 레이아웃구조.
  17. 제 16항에 있어서,
    상기 어느 하나의 비트라인쌍의 각 비트라인과 비트바라인에 제 1단자에 연결되는 두 개의 IO스위치들 중 상기 NMOS감지증폭블록(NSA0~NSA7)이 배치되는 곳으로부터 먼 쪽에 배치되는 IO스위치의 제 1단자는 비트라인 또는 비트바라인을 통하여 상기 NMOS감지증폭블록(NSA0~NSA7)의 두 개의 NMOS트랜지스터의 게이트들 중 상기 제 1단자에서 가까운 거리에 배치되는 게이트 및 상기 PMOS감지증폭블록(PSA0~PSA7)의 두 개의 PMOS트랜지스터의 게이트들 중 상기 제 1단자에서 먼 거리에 배치되는 게이트에 연결되고,
    상기 두 개의 IO스위치들 중 나머지 IO스위치의 제 1단자는 상기 NMOS감지증폭블록(PSA0~PSA7)의 두 개의 NMOS트랜지스터의 게이트들 중 상기 제 1단자에서 먼 거리에 배치되는 게이트 및 상기 PMOS감지증폭블록(PSA0~PSA7)의 두 개의 PMOS트랜지스터의 게이트들 중 상기 제 1단자에서 가까운 거리에 배치되는 게이트에 연결되는 것을 특징으로 하는 비트라인 감지증폭블록의 레이아웃 구조.
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