KR19990024639A - 열 선택 라인용 트랜지스터의 레이아웃 - Google Patents
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Abstract
본 발명의 신규한 열 선택 라인용 트랜지스터는 데이터 라인 방향으로 배열되고 그리고 최대 두 쌍의 비트 라인들이 배치될 수 있는 피치의 단위 영역에 형성되도록 레이아웃된다. 상기 단위 영역은 그것 내에 배치되는 두 쌍의 비트 라인들 중 한 쌍의 제 1 또는 제 2 비트 라인에 대응하는 제 1 또는 제 2 선택 트랜지스터를 형성하기 위한 활성 영역, 다른 쌍의 제 1 또는 제 2 비트 라인에 대응하는 제 1 또는 제 2 선택 트랜지스터를 형성하기 위한 활성 영역, 그리고 상기 활성 영역들을 분리하기 위한 소자 분리 영역으로 구성된다. 그리고, 상기 활성 영역들은 비트 라인과 직교하는 방향으로 단위 영역의 양측에 상기 소자 분리 영역을 사이에 두고 배치된다. 아울러, 비트 라인과 비교하는 방향으로 인접한 두 단위 영역들에 각각 배열된 활성 영역들 중 서로 접한 활성 영역들에 배열된 비트 라인들은 대응하는 제 1 또는 제 2 데이터 라인에 전기적으로 접속되도록 하기 위한 콘택 영역을 공유한다. 이로써, 칩 크기의 증가없이 고집적화에 적합한 열 선택 라인용 트랜지스터의 레이아웃을 구현할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 폴디드 비트 라인 (folded bit line) 및 공유된 감지 증폭기 (shared sense amplifier)의 구조를 갖는 다이나믹 램 (dynamic RAM : DRAM) 장치에서 한 쌍의 비트 라인과 대응하는 한 쌍의 데이터 라인을 전기적으로 접속 또는 절연시키기 위한 열 선택 라인용 트랜지스터의 레이아웃에 관한 것이다.
반도체 메모리 장치의 고용량. 고집적화로 인한 제조 공정 능력이 향상됨에 따라 반도체 장치의 최소 패턴은 점점 줄어들게 된다. 따라서, 다이나믹 램 (DRAM) 장치의 메모리 셀 어레이를 구성하는 단위 메모리 셀의 크기 (size) 및 피치 (pitch)가 점점 줄어들게 됨에 따라 각 쌍의 비트 라인들에 대응하는 감지 증폭기 (sense amplifier), 비트 라인 등화용 트랜지스터(transistor for equalizing bit lines), 비트 라인 절연 트랜지스터(transistor for isolating bit lines) 및 열 선택 라인용 트랜지스터(transistor for column selection line)의 레이 아웃 면적 역시 줄어들게 된다. 이러한 경우, 줄어든 피치를 보상하기 위해 폭(width)을 늘리게 되면 칩 크기 (chip size)는 전체적으로 증가된다.
도 1A 및 도 1B는 종래 기술에 따른 열 선택 라인용 트랜지스터를 위한 레이아웃을 보여주는 도면들이다.
도 1A 및 도 1B를 참조하면, 기호들 (Y) 및 (Y')은 최대 두 쌍의 비트 라인들이 배열될 수 있는 피치 즉, 그것 사이에 배치될 수 있는 최대 비트 라인의 수는 4 개임을 나타낸다. 최대 두 쌍의 비트 라인들이 배열될 수 있는 피치를 갖는 영역을 이하 단위 영역 (unit area : UA)이라 칭한다. 기호 (S)은 트랜지스터들 사이의 스페이스 (space) 즉, 트랜지스터들 사이의 최대 소자 분리 영역 (maximally element isolation region)을 나타내며, 그리고 기호 (L)은 트랜지스터의 길이 (length) 즉, 트랜지스터가 형성되는 최대 소자 활성 영역 (maximally element active region)을 각각 나타낸다.
트랜지스터의 길이 (L)을 좀 더 부연 설명하면, 길이 (L)은 레이아웃 상에서 채널을 형성하는 게이트 물질 (gate material)의 길이, 트랜지스터의 소오스, 드레인 영역 및 비트 라인 쌍과 데이터 라인 물질 (data line material)의 콘택 영역, 상기 콘택 영역과 게이트 물질 사이의 공간, 그리고 상기 콘택과 상기 트랜지스터의 소오스, 드레인 영역의 가장 자리의 공간을 합한 크기가 된다.
도 1A에서 알 수 있듯이, 고집적화에 따라 단위 메모리 셀의 크기 및 피치가 감소될 때, 두 쌍의 비트 라인들의 피치는 최대 (2L+2S)로 보장되어야만 한다. 그러나, 메모리 장치가 점점 고집적화됨에 따라 도 1A에 도시된 레이아웃은 더 이상 두 쌍의 비트 라인들의 피치 (2L+2S)을 보장할 수 없기 때문에, 도 1B에 도시된 레이아웃에 알 수 있듯이, 2L의 피치보다 작은 영역에서 배치하기 위한 기술이 개발되었다. 도 1B에서, 두 쌍의 비트 라인들의 피치 (Y')는 도 1A의 그것보다 적은 피치의 {1+(1/2+a)}L+2S로 감소되었지만, 반도체 메모리 장치가 점점 고집적화될 때 도 1B의 피치 (Y') 역시 보장될 수 없다.
따라서 본 발명의 목적은 고집적화에 적합한 열 선택 라인용 트랜지스터의 레이아웃을 제공하는 것이다.
도 1A 및 도 1B는 종래 기술에 따른 열 선택 라인용 트랜지스터를 위한 레이아웃을 보여주는 도면;
도 2는 본 발명에 따른 열 선택 라인용 트랜지스터를 위한 레이아웃을 보여주는 도면;
도 3은 본 발명의 바람직한 제 1 실시예에 따른 4 개의 쌍으로 된 비트 라인들에 대응하는 열 선택 라인용 트랜지스터를 위한 레이아웃을 보여주는 도면;
도 4는 도 3의 등가 회로도;
도 5는 본 발명의 바람직한 제 2 실시예에 따른 4 개의 쌍으로 된 비트 라인들에 대응하는 열 선택 라인용 트랜지스터를 위한 레이아웃을 보여주는 도면;
도 6은 도 5의 등가 회로도.
도면의 주요 부분에 대한 부호 설명
1 : 활성 영역 2 : 게이트 전극
3 : 데이터 라인 4 : 비트 라인 콘택
5 : 데이터 라인 콘택 UA : 단위 영역
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 행 방향으로 신장하는 워드 라인들, 열 방향으로 신장하는 비트 라인들 및 상기 라인들이 교차되는 곳에 배열된 메모리 셀들의 어레이와; 상기 비트 라인들은 복수 개의 쌍으로 된 제 1 비트 라인과 제 2 비트 라인으로 구성되며; 제 1 데이터 라인과 제 2 데이터 라인의 쌍들로 구성된 데이터 라인들과; 상기 각 쌍의 제 1 및 제 2 비트 라인들에 각각 접속되며, 상기 각 쌍의 제 1 및 제 2 비트 라인들과 대응하는 각 쌍의 제 1 및 제 2 데이터 라인들을 전기적으로 접속시키기 위한 복수 개의 쌍으로 된 제 1 및 제 2 선택 트랜지스터들을 포함하는 반도체 메모리 장치의 레이아웃에 있어서: 상기 어레이 및 상기 선택 트랜지스터들을 위한 영역들이 정의된 주표면을 갖는 반도체 기판과; 상기 반도체 기판의 주표면에 정의된 상기 선택 트랜지스터들의 영역은 데이터 라인 방향으로 배열되고 그리고 최대 두 쌍의 비트 라인들이 배치될 수 있는 피치의 단위 영역들로 구성되고; 상기 각 단위 영역은 그것 내에 배치되는 두 쌍의 비트 라인들 중 한 쌍의 제 1 또는 제 2 비트 라인에 대응하는 제 1 또는 제 2 선택 트랜지스터를 형성하기 위한 제 1 활성 영역, 다른 쌍의 제 1 또는 제 2 비트 라인에 대응하는 제 1 또는 제 2 선택 트랜지스터를 형성하기 위한 제 2 활성 영역, 그리고 상기 제 1 및 제 2 활성 영역들을 분리하기 위한 소자 분리 영역으로 구성되고; 및 상기 각 단위 영역의 제 1 및 제 2 활성 영역들은 대응하는 단위 영역의 양측에 상기 소자 분리 영역을 사이에 두고 배치되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각 쌍의 제 1 비트 라인과 제 2 비트 라인은 상보적인 것을 특징으로 한다.
이 실시예에 있어서, 비트 라인과 직교하는 방향으로 인접한 단위 영역들에 각각 배열된 두 쌍의 비트 라인들이 상호 대칭적으로 배열되는 것을 특징으로 한다.
이 실시예에 있어서, 비트 라인과 직교하는 방향으로 인접한 단위 영역들에 각각 배열된 두 쌍의 비트 라인들이 상보 대칭적으로 배열되는 것을 특징으로 한다.
이 실시예에 있어서, 비트 라인과 비교하는 방향으로 인접한 두 단위 영역들에 배열된 제 1 및 제 2 활성 영역들 중 서로 접한 영역들에 배열된 비트 라인들은 대응하는 제 1 또는 제 2 데이터 라인에 전기적으로 접속되도록 하기 위한 콘택 영역을 공유하는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 행 방향으로 신장하는 행 라인들, 열 방향으로 신장하는 열 라인들 및 상기 라인들이 교차되는 곳에 배열된 메모리 셀들의 어레이와; 상기 열 라인들은 복수 개의 쌍으로 된 제 1 비트 라인과 제 2 비트 라인으로 구성되며; 제 1 데이터 라인과 제 2 데이터 라인의 쌍들로 구성된 데이터 라인들과; 상기 각 쌍의 제 1 및 제 2 비트 라인들에 각각 접속되며, 상기 각 쌍의 제 1 및 제 2 비트 라인들과 대응하는 한 쌍의 제 1 및 제 2 데이터 라인들을 전기적으로 접속시키기 위한 복수 개의 쌍으로 된 제 1 및 제 2 선택 트랜지스터들을 포함하는 반도체 메모리 장치의 레이아웃에 있어서: 상기 어레이 및 상기 선택 트랜지스터들을 위한 영역들이 정의된 주표면을 갖는 반도체 기판과; 상기 반도체 기판의 주표면에 정의된 상기 선택 트랜지스터들의 영역은 데이터 라인 방향으로 배치되고 그리고 최대로 두 쌍의 비트 라인들이 배열될 수 있는 피치의 단위 영역들로 구성되고; 상기 각 단위 영역은 그것 내에 배열되는 두 쌍의 비트 라인들 중 한 쌍의 제 1 또는 제 2 비트 라인에 대응하는 제 1 또는 제 2 선택 트랜지스터를 위한 제 1 활성 영역, 다른 쌍의 제 1 또는 제 2 비트 라인에 대응하는 제 1 또는 제 2 선택 트랜지스터를 위한 제 2 활성 영역, 그리고 상기 제 1 및 제 2 활성 영역들을 분리하기 위한 소자 분리 영역으로 구성되고; 상기 각 단위 영역의 제 1 및 제 2 활성 영역들은 비트 라인과 직교하는 방향으로 각 단위 영역의 양측에 상기 소자 분리 영역을 사이에 두고 배치되고; 및 비트 라인과 비교하는 방향으로 인접한 두 단위 영역들에 배열된 제 1 및 제 2 활성 영역들 중 서로 접한 영역들에 배열된 비트 라인들은 대응하는 제 1 또는 제 2 데이터 라인에 전기적으로 접속되도록 하기 위한 콘택 영역을 공유하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각 쌍의 제 1 비트 라인과 제 2 비트 라인은 상보적인 것을 특징으로 한다.
이 실시예에 있어서, 비트 라인과 직교하는 방향으로 인접한 단위 영역들에 배열된 두 쌍의 비트 라인들은 서로 대칭적으로 배열되는 것을 특징으로 한다.
이 실시예에 있어서, 비트 라인과 직교하는 방향으로 인접한 단위 영역들에 대응하는 두 쌍의 비트 라인들은 서로 상보 대칭적으로 배열되는 것을 특징으로 한다.
이와같은 레이아웃에 의해서,
도 2 및 도 3을 참조하면, 본 발명의 신규한 열 선택 라인용 트랜지스터는 데이터 라인 방향으로 배열되고 그리고 최대 두 쌍의 비트 라인들이 배치될 수 있는 피치의 단위 영역에 형성되도록 레이아웃된다. 상기 단위 영역은 그것 내에 배치되는 두 쌍의 비트 라인들 중 한 쌍의 제 1 또는 제 2 비트 라인에 대응하는 제 1 또는 제 2 선택 트랜지스터를 형성하기 위한 활성 영역, 다른 쌍의 제 1 또는 제 2 비트 라인에 대응하는 제 1 또는 제 2 선택 트랜지스터를 형성하기 위한 활성 영역, 그리고 상기 활성 영역들을 분리하기 위한 소자 분리 영역으로 구성된다. 그리고, 상기 활성 영역들은 비트 라인과 직교하는 방향으로 단위 영역의 양측에 상기 소자 분리 영역을 사이에 두고 배치된다. 아울러, 비트 라인과 비교하는 방향으로 인접한 두 단위 영역들에 각각 배열된 활성 영역들 중 서로 접한 활성 영역들에 배열된 비트 라인들은 대응하는 제 1 또는 제 2 데이터 라인에 전기적으로 접속되도록 하기 위한 콘택 영역을 공유한다. 이로써, 칩 크기의 증가없이 고집적화에 적합한 열 선택 라인용 트랜지스터의 레이아웃을 구현할 수 있다.
다시 도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 열 선택 라인용 트랜지스터를 위한 레이아웃을 보여주는 도면이 도시되어 있다. 기호 (Y)은 도 1에서 설명된 바와 같이 최대 두 쌍의 비트 라인들이 배열될 수 있는 피치를 나타낸다. 또, 기호들 (L) 및 (S)는, 도 1에서 설명된 바와 같이, 각각 최대 소자 활성 영역과 최대 소자 분리 영역을 나타낸다. 이하, 도 2의 피치 (Y, 최대 4 개의 비트 라인들이 배열되는 있는 피치)을 갖는 영역을 단위 영역 (unit area : UA)이라 칭한다. 상기 단위 영역은 최대 소자 분리 영역 (S)을 사이에 두고 단위 영역의 양측에 각각 피치 방향으로 (+α)의 길이를 갖는 최대 소자 활성 영역 (1)이 배열된다.
도 2에서, 두 쌍의 비트 라인들의 피치 (Y)은 도 1B의 그것 (Y')에서 [L+2α+S]로 줄어들었다. 결국, 본 발명에 따른 레이아웃에 의하면, 최대 두 쌍의 비트 라인들이 배열될 수 있는 피치 (Y)은 종래 도 1B의 그것에 비해 [+S]의 공정 마진을 더 확보할 수 있다. 따라서, 메모리 장치가 고집적화되고, 그 결과로서 메모리 셀의 크기 및 피치가 축소되더라도 전체적인 칩 사이즈를 증가시키기 않고 한 쌍의 비트 라인들에 대응하는 감지 증폭기 및 열 선택 트랜지스터를 위한 영역을 확보할 수 있다.
제 1 실시예
도 3을 참조하면, 본 발명의 바람직한 제 1 실시예에 따른 열 선택 라인용 트랜지스터의 레이아웃을 보여주는 도면이 도시되어 있다. 도 4를 참조하면, 도 3에 도시된 레이아웃의 등가 회로도가 도시되어 있다.
도면에는 도시되지 않았지만, 잘 알려진 바와 같이 공유된 감지 증폭기 (shared sense amplifier) 구조를 갖는 다이아믹 램 (DRAM) 장치는 메모리 셀 어레이에 열 방향으로 배열된 복수 개의 쌍으로 된 비트 라인들 및 비트 라인과 직교하는 방향으로 배열된 데이터 라인들을 포함한다.
다시 도 3을 참조하면, 단위 영역 (unit area : UA)은 최대 두 쌍의 비트 라인들 (BL0) 및 (), (BL1) 및 ()이 배치될 수 있는 피치 (Y)을 가지며, 앞서 설명된 바와 같이, 단위 영역 (UA)의 피치 (Y)는 [L+2α+S]을 갖는다. 편의상, 단지 4 쌍의 비트 라인들을 위한 단위 영역들 (UA1)-(UA4)이 도시되었지만, 나머지 쌍들의 비트 라인들을 위한 단위 영역들 역시 동일함은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
제 1 및 제 2 단위 영역들 (UA1) 및 (UA2)에 배치된 트랜지스터들 (10, 12, 14 및 16)은 i번째 열 선택 라인 (CSLi)에 의해서 공통으로 제어된다. 상기 제 1 단위 영역 (UA1)의 위쪽에 배치된 최대 소자 활성 영역 (1)은 제 1 쌍의 비트 라인들 (BL0) 및 () 중 제 1 비트 라인 (BL0)에 대응하는 열 선택 트랜지스터 (10)을 위한 영역이고, 그것의 아래쪽에 배치된 최대 소자 활성 영역 (1)은 제 2 쌍의 비트 라인들 (BL1) 및 () 중 제 2 비트 라인 ()에 대응하는 열 선택 트랜지스터 (14)을 위한 영역이다. 상기 트랜지스터들 (10) 및 (14)이 형성되는 활성 영역들 (1) 상에 열 선택 라인 (CSLi) 상의 신호가 공통으로 인가되는 게이트 전극 (2)이 형성되어 있다.
그리고, 제 2 단위 영역 (UA2)의 위쪽에 배치된 최대 소자 활성 영역 (1)은 제 1 쌍의 비트 라인들 (BL0) 및 () 중 제 2 비트 라인 ()에 대응하는 열 선택 트랜지스터 (12)을 위한 영역이고, 그것의 아래쪽에 배치된 최대 소자 활성 영역 (1)은 제 2 쌍의 비트 라인들 (BL1) 및 () 중 제 1 비트 라인 (BL1)에 대응하는 열 선택 트랜지스터 (16)을 위한 영역이다. 상기 트랜지스터들 (12) 및 (16)이 형성되는 활성 영역들 (1) 상에 열 선택 라인 (CSLi) 상의 신호가 공통으로 인가되는 게이트 전극 (2)이 형성되어 있다.
상기 두 쌍의 비트 라인들 (BL0) 및 (), (BL1) 및 ()은 각 소자 활성 영역 (1)에 형성된, 대응하는 트랜지스터들 (10) 및 (14), (12) 및 (16)의 소오스/드레인 영역과 콘택 (4)을 통해서 전기적으로 접속된다.
다시 도 3을 참조하면, 제 3 및 제 4 단위 영역들 (UA3) 및 (UA4)의 두 쌍의 비트 라인들 () 및 (BL1), () 및 (BL0)은 상기 제 1 및 제 2 단위 영역들 (UA1) 및 (UA2)의 두 쌍의 비트 라인들 (BL0) 및 (), (BL1) 및 ()과 대칭적으로 배치되어 있다. 두 쌍의 데이터 라인들 (IO0) 및 (), (IO1) 및 ()은 대응하는 소자 활성 영역들 (1)의 각 게이트 전극과 직교하도록 배열되어 있다. 예컨대, 데이터 라인들 (IO0) 및 ()은 제 1 및 제 3 단위 영역들 (UA1) 및 (UA3) 상에 비교 라인과 직교하는 방향으로 병렬로 배열되고, 데이터 라인들 () 및 (IO1)은 제 2 및 제 4 단위 영역들 (UA2) 및 (UA4) 상에 비트 라인과 직교하는 방향으로 병렬로 배열되어 있다.
그리고, 대응하는 비트 라인과 데이터 라인은 콘택 (5)을 통해 전기적으로 접속된다. 도 3에서 알 수 있듯이, 데이터 라인 방향으로 인접한 두 개의 단위 영역들 (예컨대, UA1 및 UA3)에 배치된 데이터 라인 ()과 인접한 두 영역들 (UA1 및 UA3)에 배치된 비트 라인 ()은 콘택 영역 (5)을 공유하고 있다. 이와 마찬가지로, 다른 데이터 라인들 역시 대응하는 비트 라인들과 콘택 영역을 공유하도록 배치된다.
제 2 실시예
도 5를 참조하면, 본 발명의 바람직한 제 2 실시예에 따른 열 선택 트랜지스터의 레이아웃을 보여주는 도면이 도시되어 있다. 도 6을 참조하면, 도 5에 도시된 레이아웃의 등가 회로도가 도시되어 있다. 도 5의 레이아웃은 도 3의 그것과 동일하기 때문에 그것에 대한 설명은 생략된다. 단, 각 단위 영역에 배치된 두 쌍의 비트 라인들은 도 3의 그것과 다르게 배치되었다. 즉, 한 쌍의 비트 라인들을 기본 단위로 대칭되도록 배치되었다. 이와 같은 순서로 비트 라인 쌍을 배치함으로써, 제 1 실시예와 동일한 결과를 얻음과 동시에 그것에 비해 칩 레벨의 테스트시에 유리하게 된다.
예컨대, 메모리 셀을 테스트함에 있어서, 한 쌍의 비트 라인들 (BLi) 및 (BLiB)에 각각 접속된 메모리 셀의 동작에서 제 1 비트 라인 (BLi)에 연결된 셀들은 데이터 '1'을 하이 레벨로 저장하고, 데이터 '0을 로우 레벨로 저장한다. 이와 동일하게 데이터를 출력하는 트루 셀 (true cell)이라 한다. 이와 반대로, 제 2 비트 라인 (BLiB)에 연결된 셀들은 칩 외부의 데이터 '1'을 로우 레벨로 저장하고, 데이터 '0'을 하이 레벨로 저장하게 된다. 그리고 출력시 각각 데이터 '1' 및 데이터 '0를 출력하는 컴플리먼트 셀 (complement cell)이라 한다. 도 3에서, 데이터 라인에 연결된 비트 라인들의 셀들이 트루 셀과 컴플리먼트 셀이 혼재되는 반면에, 도 5에서 데이터 라인에 연결된 비트 라인들의 셀들이 트루 셀 또는 컴플리먼트 셀들로 각각 배치되기 때문에 칩 레벨의 테스트시에 유리한다.
상기한 바와같이, 반도체 메모리 장치가 고집적화될 때 칩 사이즈의 증가없이 열 선택 라인용 트랜지스터를 레이아웃할 수 있다.
Claims (9)
- 행 방향으로 신장하는 워드 라인들, 열 방향으로 신장하는 비트 라인들 및 상기 라인들이 교차되는 곳에 배열된 메모리 셀들의 어레이와; 상기 비트 라인들은 복수 개의 쌍으로 된 제 1 비트 라인과 제 2 비트 라인으로 구성되며; 제 1 데이터 라인과 제 2 데이터 라인의 쌍들로 구성된 데이터 라인들과; 상기 각 쌍의 제 1 및 제 2 비트 라인들에 각각 접속되며, 상기 각 쌍의 제 1 및 제 2 비트 라인들과 대응하는 각 쌍의 제 1 및 제 2 데이터 라인들을 전기적으로 접속시키기 위한 복수 개의 쌍으로 된 제 1 및 제 2 선택 트랜지스터들을 포함하는 반도체 메모리 장치의 레이아웃에 있어서:상기 어레이 및 상기 선택 트랜지스터들을 위한 영역들이 정의된 주표면을 갖는 반도체 기판과;상기 반도체 기판의 주표면에 정의된 상기 선택 트랜지스터들의 영역은 데이터 라인 방향으로 배열되고 그리고 최대 두 쌍의 비트 라인들이 배치될 수 있는 피치의 단위 영역들로 구성되고;상기 각 단위 영역은 그것 내에 배치되는 두 쌍의 비트 라인들 중 한 쌍의 제 1 또는 제 2 비트 라인에 대응하는 제 1 또는 제 2 선택 트랜지스터를 형성하기 위한 제 1 활성 영역, 다른 쌍의 제 1 또는 제 2 비트 라인에 대응하는 제 1 또는 제 2 선택 트랜지스터를 형성하기 위한 제 2 활성 영역, 그리고 상기 제 1 및 제 2 활성 영역들을 분리하기 위한 소자 분리 영역으로 구성되고; 및상기 각 단위 영역의 제 1 및 제 2 활성 영역들은 대응하는 단위 영역의 양측에 상기 소자 분리 영역을 사이에 두고 배치되는 것을 특징으로 하는 레이아웃.
- 제 1 항에 있어서,상기 각 쌍의 제 1 비트 라인과 제 2 비트 라인은 상보적인 것을 특징으로 하는 레이아웃.
- 제 2 항에 있어서,비트 라인과 직교하는 방향으로 인접한 단위 영역들에 각각 배열된 두 쌍의 비트 라인들이 상호 대칭적으로 배열되는 것을 특징으로 하는 레이아웃.
- 제 2 항에 있어서,비트 라인과 직교하는 방향으로 인접한 단위 영역들에 각각 배열된 두 쌍의 비트 라인들이 상보 대칭적으로 배열되는 것을 특징으로 하는 레이아웃.
- 제 3 항 또는 제 4 항에 있어서,비트 라인과 비교하는 방향으로 인접한 두 단위 영역들에 배열된 제 1 및 제 2 활성 영역들 중 서로 접한 단위 영역들에 각각 배열된 비트 라인들은 대응하는 제 1 또는 제 2 데이터 라인에 전기적으로 접속되도록 하기 위한 콘택 영역을 공유하는 것을 특징으로 하는 레이아웃.
- 행 방향으로 신장하는 행 라인들, 열 방향으로 신장하는 열 라인들 및 상기 라인들이 교차되는 곳에 배열된 메모리 셀들의 어레이와; 상기 열 라인들은 복수 개의 쌍으로 된 제 1 비트 라인과 제 2 비트 라인으로 구성되며; 제 1 데이터 라인과 제 2 데이터 라인의 쌍들로 구성된 데이터 라인들과; 상기 각 쌍의 제 1 및 제 2 비트 라인들에 각각 접속되며, 상기 각 쌍의 제 1 및 제 2 비트 라인들과 대응하는 한 쌍의 제 1 및 제 2 데이터 라인들을 전기적으로 접속시키기 위한 복수 개의 쌍으로 된 제 1 및 제 2 선택 트랜지스터들을 포함하는 반도체 메모리 장치의 레이아웃에 있어서:상기 어레이 및 상기 선택 트랜지스터들을 위한 영역들이 정의된 주표면을 갖는 반도체 기판과;상기 반도체 기판의 주표면에 정의된 상기 선택 트랜지스터들의 영역은 데이터 라인 방향으로 배치되고 그리고 최대로 두 쌍의 비트 라인들이 배열될 수 있는 피치의 단위 영역들로 구성되고;상기 각 단위 영역은 그것 내에 배열되는 두 쌍의 비트 라인들 중 한 쌍의 제 1 또는 제 2 비트 라인에 대응하는 제 1 또는 제 2 선택 트랜지스터를 위한 제 1 활성 영역, 다른 쌍의 제 1 또는 제 2 비트 라인에 대응하는 제 1 또는 제 2 선택 트랜지스터를 위한 제 2 활성 영역, 그리고 상기 제 1 및 제 2 활성 영역들을 분리하기 위한 소자 분리 영역으로 구성되고;상기 각 단위 영역의 제 1 및 제 2 활성 영역들은 비트 라인과 직교하는 방향으로 각 단위 영역의 양측에 상기 소자 분리 영역을 사이에 두고 배치되고; 및비트 라인과 비교하는 방향으로 인접한 두 단위 영역들에 배열된 제 1 및 제 2 활성 영역들 중 서로 접한 활성 영역들에 배열된 비트 라인들은 대응하는 제 1 또는 제 2 데이터 라인에 전기적으로 접속되도록 하기 위한 콘택 영역을 공유하는 것을 특징으로 하는 열 선택 트랜지스터의 레이아웃.
- 제 6 항에 있어서,상기 각 쌍의 제 1 비트 라인과 제 2 비트 라인은 상보적인 것을 특징으로 하는 열 선택 트랜지스터의 레이아웃.
- 제 7 항에 있어서,비트 라인과 직교하는 방향으로 인접한 단위 영역들에 배열된 두 쌍의 비트 라인들은 서로 대칭적으로 배열되는 것을 특징으로 하는 열 선택 트랜지스터의 레이아웃.
- 제 7 항에 있어서,비트 라인과 직교하는 방향으로 인접한 단위 영역들에 대응하는 두 쌍의 비트 라인들은 서로 상보 대칭적으로 배열되는 것을 특징으로 하는 열 선택 트랜지스터의 레이아웃.
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