KR100268441B1 - 공유된 데이터 라인 콘택들을 가지는 반도체 메모리 장치 - Google Patents

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Abstract

여기에 개시되는 반도체 메모리 장치에 따르면, 하나의 열 선택 신호에 대응하는 선택 트랜지스터들이 다른 열 선택 신호에 의해서 선택되는 선택 트랜지스터들과 데이터 라인 콘택들 (또는, 액티브 영역들)을 공유하도록 배열된다. 이러한 레이아웃 배열에 의해서, 상기 비트 라인들 사이의 공간이 감소되더라도, 상기 선택 트랜지스터들은 감소된 공간 (또는, 피치) 사이에 레이아웃될 수 있다.

Description

공유된 데이터 라인 콘택들을 가지는 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 폴디드 비트 라인 (folded bit line) 및 공유된 감지 증폭기 (shared sense amplifier)의 구조를 갖는 다이나믹 램 (dynamic RAM : DRAM) 장치에서 한 쌍의 비트 라인과 대응하는 한 쌍의 데이터 라인을 전기적으로 접속 또는 절연시키기 위한 열 선택 라인용 트랜지스터의 레이아웃에 관한 것이다.
반도체 메모리 장치의 고용량. 고집적화로 인한 제조 공정 능력이 향상됨에 따라 반도체 장치의 최소 패턴은 점점 줄어들게 된다. 따라서, 다이나믹 램 (DRAM) 장치의 메모리 셀 어레이를 구성하는 단위 메모리 셀의 크기 (size) 및 피치 (pitch)가 점점 줄어들게 됨에 따라 각 쌍의 비트 라인들에 대응하는 감지 증폭기 (sense amplifier), 비트 라인 등화용 트랜지스터(transistor for equalizing bit lines), 비트 라인 절연 트랜지스터(transistor for isolating bit lines) 및 열 선택 라인용 트랜지스터(transistor for column selection line)의 레이 아웃 면적 역시 줄어들게 된다. 이러한 경우, 줄어든 피치를 보상하기 위해 폭(width)을 늘리게 되면 칩 크기 (chip size)는 전체적으로 증가된다.
도 1A 및 도 1B는 종래 기술에 따른 열 선택 라인용 트랜지스터를 위한 레이아웃을 보여주는 도면들이다.
도 1A 및 도 1B를 참조하면, 기호들 (Y) 및 (Y')은 최대 두 쌍의 비트 라인들이 배열될 수 있는 피치 즉, 그것 사이에 배치될 수 있는 최대 비트 라인의 수는 4 개임을 나타낸다. 최대 두 쌍의 비트 라인들이 배열될 수 있는 피치를 갖는 영역을 이하 단위 영역 (unit area : UA)이라 칭한다. 기호 (S)은 트랜지스터들 사이의 스페이스 (space) 즉, 트랜지스터들 사이의 최대 소자 분리 영역 (maximally element isolation region)을 나타내며, 그리고 기호 (L)은 트랜지스터의 길이 (length) 즉, 트랜지스터가 형성되는 최대 소자 활성 영역 (maximally element active region)을 각각 나타낸다.
트랜지스터의 길이 (L)을 좀 더 부연 설명하면, 길이 (L)은 레이아웃 상에서 채널을 형성하는 게이트 물질 (gate material)의 길이, 트랜지스터의 소오스, 드레인 영역 및 비트 라인 쌍과 데이터 라인 물질 (data line material)의 콘택 영역, 상기 콘택 영역과 게이트 물질 사이의 공간, 그리고 상기 콘택과 상기 트랜지스터의 소오스, 드레인 영역의 가장 자리의 공간을 합한 크기가 된다.
도 1A에서 알 수 있듯이, 고집적화에 따라 단위 메모리 셀의 크기 및 피치가 감소될 때, 두 쌍의 비트 라인들의 피치는 최대 (2L+2S)로 보장되어야만 한다. 그러나, 메모리 장치가 점점 고집적화됨에 따라 도 1A에 도시된 레이아웃은 더 이상 두 쌍의 비트 라인들의 피치 (2L+2S)을 보장할 수 없기 때문에, 도 1B에 도시된 레이아웃에 알 수 있듯이, 2L의 피치보다 작은 영역에서 배치하기 위한 기술이 개발되었다. 도 1B에서, 두 쌍의 비트 라인들의 피치 (Y')는 도 1A의 그것보다 적은 피치의 {1+(1/2+a)}L+2S로 감소되었지만, 반도체 메모리 장치가 점점 고집적화될 때 도 1B의 피치 (Y') 역시 보장될 수 없다.
따라서 본 발명의 목적은 고집적화에 적합한 열 선택 라인용 트랜지스터의 레이아웃을 제공하는 것이다.
도 1A 및 도 1B는 종래 기술에 따른 열 선택 라인용 트랜지스터를 위한 레이아웃을 보여주는 도면;
도 2는 본 발명에 따른 열 선택 라인용 트랜지스터를 위한 레이아웃을 보여주는 도면;
도 3은 본 발명의 바람직한 제 1 실시예에 따른 4 개의 쌍으로 된 비트 라인들에 대응하는 열 선택 라인용 트랜지스터를 위한 레이아웃을 보여주는 도면;
도 4는 도 3의 등가 회로도;
도 5는 본 발명의 바람직한 제 2 실시예에 따른 4 개의 쌍으로 된 비트 라인들에 대응하는 열 선택 라인용 트랜지스터를 위한 레이아웃을 보여주는 도면;
도 6은 도 5의 등가 회로도,
*도면의 주요 부분에 대한 부호 설명
1 : 활성 영역 2 : 게이트 전극
3 : 데이터 라인 4 : 비트 라인 콘택
5 : 데이터 라인 콘택 UA : 단위 영역
[구성]
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 메모리 장치에는, 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이, 상기 메모리 셀들에 각각 연결된 복수 개의 비트 라인 쌍들, 그리고 상기 메모리 셀 어레이에 대응하는 적어도 하나의 데이터 라인 쌍이 제공된다. 게다가, 상기 반도체 메모리 장치는 상기 비트 라인 쌍들에 연결되는 복수 개의 선택 트랜지스터들을 포함하며, 상기 선택 트랜지스터들은 열 선택 신호에 응답해서 적어도 하나의 비트 라인 쌍을 선택하여 상기 적어도 하나의 데이터 라인 쌍에 상기 선택된 비트 라인 쌍을 연결한다. 게다가, 상기 열 선택 신호에 대응하는 선택 트랜지스터들은 다른 열 선택 신호에 의해서 선택되는 선택 트랜지스터들과 소오스/드레인-데이터 라인 콘택들을 공유하도록 레이아웃된다.
본 발명의 다른 특징에 의하면, 반도체 메모리 장치는 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이, 상기 메모리 셀들에 각각 연결된 복수 개의 비트 라인 쌍들, 상기 메모리 셀 어레이에 대응하는 적어도 하나의 데이터 라인 쌍, 그리고 상기 비트 라인 쌍들에 연결되고, 열 선택 신호에 응답해서 적어도 하나의 비트 라인 쌍을 선택하여 상기 적어도 하나의 데이터 라인 쌍에 상기 선택된 비트 라인 쌍을 연결하는 복수 개의 선택 트랜지스터들을 포함한다. 게다가, 상기 열 선택 신호에 대응하는 선택 트랜지스터들은 다른 열 선택 신호에 의해서 선택되는 선택 트랜지스터들과 액티브 영역들을 공유하도록 레이아웃된다.
본 발명의 또 다른 특징에 의하면, 반도체 메모리 장치에는, 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이, 상기 메모리 셀들에 각각 연결된 복수 개의 비트 라인 쌍들, 상기 메모리 셀 어레이에 대응하는 적어도 두 쌍의 데이터 라인들이 제공된다. 게다가, 상기 반도체 메모리 장치는 상기 비트 라인 쌍들에 연결되고, 열 선택 신호에 응답해서 두 쌍의 비트 라인들을 선택하여 상기 적어도 두 쌍의 데이터 라인들에 상기 선택된 두 쌍의 비트 라인들을 연결하는 복수 개의 선택 트랜지스터들을 포함한다. 여기서, 상기 열 선택 신호에 대응하는 선택 트랜지스터들은 다른 열 선택 신호에 의해서 선택되는 선택 트랜지스터들과 드레인 영역들을 공유하도록 레이아웃되며, 상기 공유된 드레인 영역들은 대응하는 데이터 라인들과 전기적으로 연결된다.
이 실시예에 있어서, 상기 열 선택 신호에 대응하는 선택 트랜지스터들은 비트 라인 쌍들 중 쌍의 4배의 피치를 갖도록 배열된다.
이 실시예에 있어서, 상기 메모리 셀들은 다이내믹 랜덤 엑세스 메모리로 각각 구성된다.
이 실시예에 있어서, 상기 열 선택 신호에 대응하는 상기 비트 라인 쌍들은 상기 다른 열 선택 신호에 대응하는 비트 라인 쌍들에 관하여 대칭적인 배열을 갖도록 레이아웃된다.
이 실시예에 있어서, 상기 열 선택 신호에 대응하는 상기 비트 라인 쌍들은 상기 다른 열 선택 신호에 대응하는 비트 라인 쌍들에 관하여 상보적으로 대칭적인 배열을 갖도록 레이아웃된다.
[작용]
이와 같은 장치에 의해서, 하나의 열 선택 신호 (CSLi)에 대응하는 선택 트랜지스터들은 다른 열 선택 신호 (CSLj)에 의해서 선택되는 선택 트랜지스터들과 소오스/드레인-데이터 라인 콘택들 (5) (또는, 선택 트랜지스터를 형성하기 위한 액티브 영역들)를 공유하도록 레이아웃된다.
[실시예]
이하 본 발명의 실시예에 따른 참조도면에 의거하여 상세히 설명한다.
도 4를 참조하면, 하나의 열 선택 신호 (CSLi) (도 5 참조)에 대응하는 선택 트랜지스터들 (14) 및 (16)이 다른 열 선택 신호 (CSLj) (도 5 참조)에 의해서 선택되는 선택 트랜지스터들 (18) 및 (20)과 데이터 라인 콘택들 (5)을 공유하도록 배열됨에 주의하여야 한다. 그래서, 상기 선택 트랜지스터들이 종래 기술의 Y 또는 Y'보다 작은 (L+S+2α)의 피치 (Y") 내에 레이아웃될 수 있다.
도 3은 대응하는 데이터 라인들 (예를 들면, IO0 및 IO0B)에 연결되도록 비트 라인들 (예를 들면, BL0 및 BL1)을 선택하는 트랜지스터들의 레이아웃 배열도를 보여준다. 상기 선택 트랜지스터들을 위한 액티브 영역 (1)은 소오스/드레인 콘택이 인접한 선택 트랜지스터들에 의해서 공유되도록 양 에지들에 배열된다. 이 레이아웃 스킴에 따르면, 선택 트랜지스터들이 (L+S+2α)의 피치 내에 레이아웃되는 것이 가능하다. 2개의 열 선택 신호들 (CSLi) 및 (CSLj) (도 5 참조)에 대응하는 선택 트랜지스터들 (10, 12, 14, 그리고 16)과 (18, 20, 22, 그리고 24)가 도 3의 레이아웃 스킴을 이용함으로써 레이아웃된 것이 도 4에 도시되어 있다.
이 실시예에 있어서, 본 발명에 따른 DRAM 장치는 앞서 언급된 바와 같이 폴디드 비트 라인 스킴과 공유된 감지 증폭기 스킴을 사용하며, 메모리 셀 어레이(미도시됨) 당 두 쌍의 데이터 라인들 (IO0), (IO0B), (IO1), 그리고 (IO1B) 즉, 4개의 데이터 라인들이 그것 내에 제공된다. 두 쌍의 데이터 라인들 (IO0), (IO0B), (IO1), 그리고 (IO1B) 역시 다른 인접한 메모리 셀 어레이에 의해서 공유될 것이다.
도 4를 참조하면, 두 쌍의 비트 라인들 (BL0), (BL0B), (BL1B) 그리고 (BL1)에 각각 대응하는 4 개의 선택 트랜지스터들 (또는 열 선택 트랜지스터들) 즉, 두 쌍의 선택 트랜지스터들 (10 및 12) 그리고 (14 및 16)는 열 선택 신호 (CSLi) (도 5 참조)에 의해서 동시에 선택되고 4 개의 선택 트랜지스터들 (10), (12), (14), 그리고 (16)는 4 쌍의 비트 라인들 즉, 8 개의 비트 라인들이 레이아웃되는 피치 (Y") (α 가 영일 때, L+S) 내에 레이아웃된다. 여기서, 나머지 두 쌍의 비트 라인들은 상기 두 쌍의 비트 라인들 (BL0), (BL0B), (BL1B), 그리고 (BL1)와 반대로 신장한다. 선택 트랜지스터들 (10), (12), (14), 그리고 (16) 각각은 1/2L의 피치를 가지는 액티브 영역에 형성되고, 대응하는 비트 라인들 (BL0), (BL0B), (BL1), 그리고 (BL1B)는 대응하는 비트 라인 콘택 (4)을 통해서 각 액티브 영역 (1)의 소오스/드레인에 연결된다. 도 4에 있어서, 번호 (2)는 각 선택 트랜지스터 (10), (12), (14), 그리고 (16)를 나타낸다.
두 쌍의 비트 라인들 (BL1B), (BL1), (BL0B), (BL0)에 대응하는 4 개의 선택 트랜지스터들 즉, 두 쌍의 선택 트랜지스터들 (18 및 20) 그리고 (22 및 24)는 열 선택 신호 (CSLj) (도 5 참조)에 의해서 동시에 선택되고, 4 개의 선택 트랜지스터들 (18), (20), (22), 그리고 (24)는 (α 가 영일 때, L+S)의 피치 (Y") 내에 레이아웃된다. 상기 4 개의 선택 트랜지스터들 (18), (20), (22), 그리고 (24)는 열 선택 신호 (CSLi)에 의해서 선택된 것들과 동일하게 배열되며, 그것의 설명은 따라서 생략된다.
이 레이아웃 스킴에 따르면, 열 선택 신호들 (CSLi) 및 (CSLj)에 의해서 각각 제어되는 선택 트랜지스터들 중 인접한 트랜지스터들 (14 및 18) 그리고 (16 및 20)는 데이터 라인 콘택들 (5) (또는 그들의 액티브 영역 1)를 서로 공유하도록 레이아웃된다. 즉, 상기 30.선택 트랜지스터들 (14 및 18)은 데이터 라인 (IO1B) 콘택 (5)을 공유하고 상기 선택 트랜지스터들 (16 및 20)는 데이터 라인 (IO1) 콘택 (5)을 공유한다. 도면에서 알 수 있듯이, 상기 공유된 데이터 라인 콘택들은 대응하는 데이터 라인들과 전기적으로 연결된다. 비록 도 4에는 도시되지 않았지만, 나머지 선택 트랜지스터들 (10 및 12) 그리고 (22 및 24)는 다른 열 선택 신호들에 대응하는 인접한 것들과 데이터 라인 (IO0/IO0B) 콘택들 (5)을 공유한다. 상기 열 선택 신호 (CSLi)에 의해서 동시에 선택된 선택 트랜지스터들 (10), (12), (14), 그리고 (16)의 레이아웃 배열은 열 선택 신호 (CSLj)에 의해서 동시에 선택되는 선택 트랜지스터들 (18), (20), (22), 그리고 (24)의 그것과 대칭 된다. 또한, 상기 열 선택 신호 (CSLi)에 대응하는 비트 라인들 (BL0), (BL0B), (BL1), 그리고 (BL1B) 및 상기 열 선택 신호 (CSLj)에 대응하는 비트 라인들 (BL1B), (BL1), (BL0B), 그리고 (BL0)는 (L+S) (α 가 영일 때)의 피치 내에 내에서 서로 대칭적인 배열을 갖도록 레이아웃된다 (또는 디코드 된다).
그렇게 레이아웃된 4 쌍의 선택 트랜지스터들 (10) 내지 (24)의 등가 회로도가 도 5에 도시되어 있다. 도 5에 도시된 바와 같이, 열 선택 신호 (CSLi)에 의해서 선택되는 선택 트랜지스터들 (14) 및 (16)과 열 선택 신호 (CSLj)에 의해서 선택되는 선택 트랜지스터들 (20) 및 (18) 이 순서로 소오스/드레인-데이터 라인 콘택들 (5)을 공유한다.
도 6은 본 발명의 다른 실시예에 따른 선택 트랜지스터들 (26) 및 (40)의 레이아웃 배열도이다. 도 6에 있어서, 도 4의 구성 요소들과 동일한 것은 동일한 참조 번호들로 표시된다. 이 실시예는 열 선택 신호 (CSLi)에 대응하는 비트 라인들 (BL0), (BL0B), (BL1), 그리고 (BL1B)가 대응하는 선택 트랜지스터들 (26), (28), (32), 그리고 (30)를 통해서 데이터 라인들 (IO0), (IO0B), (IO1), 그리고 (IO1B)에 그 순서로 각각 연결되고, 열 선택 신호 (CSLj)에 대응하는 비트 라인들 (BL1), (BL1B), (BL0), 그리고 (BL0B)가 대응하는 선택 트랜지스터들 (36), (34), (38), 그리고 (40)를 통해서 데이터 라인들 (IO1), (IO1B), (IO0), 그리고 (IO1B)에 그 순서로 각각 연결된다는 점이 이전 실시예와 다르다.
즉, 도 4에 도시된 이전 실시예에 따르면, 열 선택 신호 (CSLi)에 대응하는 비트 라인들 (BL0), (BL0B), (BL1), 그리고 (BL1B)는 대응하는 선택 트랜지스터들 (10), (12), (16), 그리고 (14)를 통해서 데이터 라인들 (IO0), (IO0B), (IO1), 그리고 (IO1B)에 그 순서로 각각 연결되고, 열 선택 신호 (CSLj)에 대응하는 비트 라인들 (BL1B), (BL1), (BL0B), 그리고 (BL0)는 대응하는 선택 트랜지스터들 (18), (20), (24), 그리고 (22)를 통해서 데이터 라인들 (IO1B), (IO1), (IO0B), 그리고 (IO0)에 그 순서로 각각 연결된다.
제 1 실시예의 레이아웃 배열에 따르면, 열 선택 신호 (CSLj)에 대응하는 비트 라인들 (BL0) 및 (BL1) 각각은 컴플리먼트 셀에 연결되고, 열 선택 신호 (CSLj)에 대응하는 비트 라인들 (BL0B) 및 (BL1B) 각각은 트루 셀에 연결된다. 이와 반대로, 제 2 실시예의 레이아웃 배열에 따르면, 열 선택 신호 (CSLj)에 대응하는 비트 라인들 (BL0) 및 (BL1) 각각은 트루 셀에 연결되고, 열 선택 신호 (CSLj)에 대응하는 비트 라인들 (BL0B) 및 (BL1B) 각각은 컴플리먼트 셀에 연결된다.
여기서, 기입 동작 동안에, 상기 트루 셀은 외부로부터 인가되는 데이터 "1"을 "H" 레벨로 그리고 외부로부터 인가되는 데이터 "0"을 "L" 레벨로 저장하는 반면에, 상기 컴플리먼트 셀은 데이터 "1"을 "L" 레벨로 그리고 데이터 "0"을 "H" 레벨로 저장한다.
그렇게 레이아웃된 4 쌍의 선택 트랜지스터들 (26 및 28), (30 및 32), (34 및 36), 그리고 (38 및 40)의 등가 회로도가 도 7에 도시되어 있다. 도 7에서 알 수 있듯이, 열 선택 신호 (CSLi)에 의해서 제어되는 선택 트랜지스터들 (30 및 32)과 열 선택 신호 (CSLj)에 의해서 제어되는 선택 트랜지스터들 (34 및 36)은 소오스/드레인-데이터 라인 콘택들을 공유한다.
비록 도면들에 도시되지 않았지만, 메모리 셀 어레이 당 하나의 데이터 라인 쌍 또는 그 보다 많은 데이터 라인 쌍들이 제공되는 경우에 있어서, 하나의 열 선택 신호에 대응하는 선택 트랜지스터들이 다른 열 선택 신호에 의해서 선택되는 인접한 것들과 소오스/드레인-데이터 라인 콘택들을 공유하는 방법으로 레이아웃됨은 자명하다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
상기한 바와같이, 반도체 메모리 장치가 고집적화될 때 칩 사이즈의 증가없이 열 선택 라인용 트랜지스터를 레이아웃할 수 있다.

Claims (7)

  1. 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이와; 상기 메모리 셀들에 각각 연결된 복수 개의 비트 라인 쌍들과; 상기 메모리 셀 어레이에 대응하는 적어도 하나의 데이터 라인 쌍 및; 상기 비트 라인 쌍들에 연결되고, 열 선택 신호에 응답해서 적어도 하나의 비트 라인 쌍을 선택하여 상기 적어도 하나의 데이터 라인 쌍에 상기 선택된 비트 라인 쌍을 연결하는 복수 개의 선택 트랜지스터들을 포함하며; 상기 열 선택 신호에 대응하는 선택 트랜지스터들은 다른 열 선택 신호에 의해서 선택되는 선택 트랜지스터들과 소오스/드레인-데이터 라인 콘택들을 공유하도록 레이아웃되는 반도체 메모리 장치.
  2. 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이와; 상기 메모리 셀들에 각각 연결된 복수 개의 비트 라인 쌍들과; 상기 메모리 셀 어레이에 대응하는 적어도 하나의 데이터 라인 쌍 및; 상기 비트 라인 쌍들에 연결되고, 열 선택 신호에 응답해서 적어도 하나의 비트 라인 쌍을 선택하여 상기 적어도 하나의 데이터 라인 쌍에 상기 선택된 비트 라인 쌍을 연결하는 복수 개의 선택 트랜지스터들을 포함하며; 상기 열 선택 신호에 대응하는 선택 트랜지스터들은 다른 열 선택 신호에 의해서 선택되는 선택 트랜지스터들과 액티브 영역들을 공유하도록 레이아웃되는 반도체 메모리 장치.
  3. 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이와; 상기 메모리 셀들에 각각 연결된 복수 개의 비트 라인 쌍들과; 상기 메모리 셀 어레이에 대응하는 적어도 두 쌍의 데이터 라인들 및; 상기 비트 라인 쌍들에 연결되고, 열 선택 신호에 응답해서 두 쌍의 비트 라인들을 선택하여 상기 적어도 두 쌍의 데이터 라인들에 상기 선택된 두 쌍의 비트 라인들을 연결하는 복수 개의 선택 트랜지스터들을 포함하며; 상기 열 선택 신호에 대응하는 선택 트랜지스터들은 다른 열 선택 신호에 의해서 선택되는 선택 트랜지스터들과 드레인 영역들을 공유하도록 레이아웃되며, 상기 공유된 드레인 영역들은 대응하는 데이터 라인들과 전기적으로 연결되는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 열 선택 신호에 대응하는 선택 트랜지스터들은 4 쌍의 비트 라인들이 배열되는 피치 내에 레이아웃되는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 메모리 셀들은 다이내믹 랜덤 엑세스 메모리로 각각 구성되는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 열 선택 신호에 대응하는 상기 비트 라인 쌍들은 상기 다른 열 선택 신호에 대응하는 비트 라인 쌍들에 관하여 대칭적인 배열을 갖도록 레이아웃되는 반도체 메모리 장치.
  7. 제3항에 있어서, 상기 열 선택 신호에 대응하는 상기 비트 라인 쌍들은 상기 다른 열 선택 신호에 대응하는 비트 라인 쌍들에 관하여 상보적으로 대칭적인 배열을 갖도록 레이아웃되는 반도체 메모리 장치.
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