KR980008904A - 반도체 메모리장치에서의 칼럼선택라인 트랜지스터의 레이아웃 배치방법 - Google Patents
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Abstract
본 발명은 반도체 메모리장치에서의 칼럼선택라인 트랜지스터의 레이아웃 배치방법에 관한 것이다. 본 발명은, 메모리셀 어레이를 구성하는 각 4개의 셀 피치에서 메모리셀 어레이의 양쪽으로 각각 하나의 센스앰프가 레이아웃되며, 인접하는 두개의 메모리셀 어레이에 의해 공유되는 하나의 센스앰프 레이아웃 영역에는 크로스 커플된 NMOS 센스앰프와, 크로스 커플된 PMOS 센스앰스와, 비트라인과 데이터라인을 스위칭하는 칼럼선택라인 트랜지스터와, 메모리셀 블락과 비트라인 센스앰프를 스위칭하는 트랜지스터로 구성되는 반도체 메모리장치에서의 센스앰프 레이아웃 배치방법에 있어서, 상기 비트라인과 데이터라인을 스위칭하는 칼럼선택라인 트랜지스터의 레이아웃 배치방법이, 이웃하는 센스앰프 레이아웃 영역과 데이터라인 콘택을 공유하는 것을 특징으로 한다. 또한 상기 이웃하는 센스앰프 레이아웃 영역과 상기 데이터라인 콘택을 공유할 수 있도록 하기위해, 서로 인접하는 센스앰프 레이아웃 영역에서 같은 입출력라인에 연결되도록 비트라인을 대칭으로 배치하는 것을 특징으로 한다. 따라서 본 발명은 종래의 레이아웃 배치방법에 비하여 레이아웃 면적이 10%정도가 감소된다.
Description
본 발명은 반도체 메모리장치에서의 레이아웃 배치방법에 관한 것으로, 특히 디램(DRAM)의 폴디드 비트라인(Folded Bitline) 및 쉐어드 센스앰프(Shared Sense Amplifier) 구조에서 칼럼선택라인 트랜지스터의 레이아웃 배치방법에 관한 것이다.
최근에 고용량 고집적 반도체 메모리장치를 제작하기 위한 제조공정 능력이 향상되면서, 반도체 메모리장치의 최소패턴은 점점 작아지고 있다. 따라서 메모리 블락을 구성하는 단위 메모리셀의 크기는 현저히 줄어 들었고, 그에 따라 레이아웃 상에서 센스앰프를 형성할 수 있는 영역의 피치가 줄어들게 되었다.
제1도는 메모리장치의 레이아웃에서 종래에 사용된 칼럼선택라인 트랜지스터의 레이아웃 배치방법을 나타내고, 제2도는 제 1도의 셀 크기가 줄어들면서 칼럼선택라인 트랜지스터의 레이아웃 배치방법을 나타낸다. 여기에서 Y는 4셀 사이즈를 나타내고, S는 스페이스(Space), L은 길이(Length)를 나타낸다.
센스앰프를 구성하고 있는 트랜지스터 소자들의 레이아웃 배치방법에서 종래에는 제1도에서와 같이 1 피치(pitch)안에 두 개의 트랜지스터 소자를 병렬로 레이아웃하는 것이 가능하였으나, 센스앰프를 레이아웃하는 영역의 피치가 줄어들면서는 불가능하게 되었고 제2도에서와 같은 구성방법을 사용하게 되었다. 결국 한 피치 하나의 트랜지스터만이 레이아웃되게 되어 센스앰프의 면적의 증가를 피할 수 없으며, 이에 따라 칩 사이즈의 증가를 초래하게 된다.
따라서 본 발명의 목적은 위에서 언급한 칩 사이즈의 증가없이 고용량 고집적 반도체 메모리장치에서의 센스앰프의 레이아웃 특히 칼럼선택라인 트랜지스터의 레이아웃 배치방법을 제공하는 데 있다.
제1도는 메모리장치의 레이아웃에서 종래에 사용된 칼럼선택라인 트랜지스터의 레이아웃 배치방법을 나타내는 도면.
제2도는 제1도의 셀 크기가 줄어들면서 칼럼선택라인 트랜지스터의 레이아웃 배치방법을 나타내는 도면.
제3도는 본 발명에 따른 칼럼선택라인 트랜지스터의 레이아웃 배치방법을 나타내는 도면.
제4도는 제3도의 칼럼선택라인 트랜지스터를 포함하는 데이터패쓰의 레이아웃.
제5도는 제4도의 등가회로.
상기 목적을 달성하기 위한 반도체 메모리장치에서의 칼럼선택라인 트랜지스터의 레이아웃 배치방법은,메모리셀 어레이를 구성하는 각 4개의 셀 피치에서 메모리셀 어레이의 양쪽으로 각각 하나의 센스앰프가 레이아웃되며, 인접하는 두개의 메모리셀 어레이에 의해 공유되는 하나의 센스앰프 레이아웃 영역에는 크로스 커플된 NMOS 센스앰프(cross coupled NMOS S/A)와, 크로스 커플된 PMOS 센스앰스(cross coupled pMOS S/A)와, 비트라인과 데이터라인을 스위칭하는 칼럼선택라인 트랜지스터와, 메모리셀 블락과 비트라인 센스앰프를 스위칭하는 트랜지스터로 구성되는 반도체 메모리장치에서의 센스앰프 레이아웃 배치방법에 있어서, 상기 비트라인과 데이터라인을 스위칭하는 칼럼선택라인 트랜지스터의 레이아웃 배치방법이, 이웃하는 센스앰프 레이아웃 영역과 데이터라인 콘택을 공유하는 것을 특징으로 한다.
바람직한 실시예에 의하면, 상기 이웃하는 센스앰프 레이아웃 영역과 상기 데이터라인 콘택을 공유할 수 있도록 하기위해, 서로 인접하는 센스앰프 레이아웃 영역에서 같은 입출력라인에 연결되도록 비트라인을 대칭으로 배치한다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 설명하고자 한다.
제3도는 본 발명에 따른 칼럼선택라인 트랜지스터의 레이아웃 배치방법을 나타낸다. 여기에서 Y는 4셀 사이즈를 나타내고, S는 스페이스(Space), L은 길이(Length)를 나타낸다.
제3도를 참조하면, 이웃하는 센스앰프 레이아웃 피치의 칼럼선택라인(CSL)과 엑티브영역을 공유함으로써 한 센스앰프 레이아웃 피치 안에 두 개의 칼럼선택라인 트랜지스터의 레이아웃을 가능하도록 하였다.
제4도는 제3도의 칼럼선택라인 트랜지스터를 포함하는 데이터 패쓰의 레이아웃을 나타내고, 제5도는 제4도의 등가회로를 나타낸다.
여기에서 참조번호 1은 게이트폴리 패턴, 참조번호 3은 엑티브 패턴, 참조번호 5는 콘택 패턴, 참조번호 7은 메탈 패턴이다.
제4도를 참조하면, 입출력라인 콘택(IO line contact)을 이웃하는 서로 다른 피치에서 공유하도록 함으로써 레이아웃 면적이 종래기술에 비해 감소된다.
따라서 본 발명에 따른 반도체 메모리장치에서의 칼럼선택라인 트랜지스터의 레이아웃 배치방법은, 종래의 레이아웃 배치방법에 비하여 레이아웃 면적이 10%정도가 감소되며, 향후 기가 디램(Giga DRAM) 이상의 집적도에서는 레이아웃 면적이 더욱 감소될 수 있다.
Claims (2)
- 메모리셀 어레이를 구성하는 각 4개의 셀 피치에서 메모리셀 어레이의 양쪽으로 각각 하나의 센스앰프가 레이아웃되며, 인접하는 두개의 메모리셀 어레이에 의해 공유되는 하나의 센스앰프 레이아웃 영역에는 크로스 커플된 NMOS 센스앰프(cross coupled NMOS S/A)와, 크로스 커플된 PMOS 센스앰스(cross coupled pMOS S/A)와, 비트라인과 데이터라인을 스위칭하는 칼럼선택라인 트랜지스터와, 메모리셀 블락과 비트라인 센스앰프를 스위칭하는 트랜지스터로 구성되는 반도체 메모리장치에서의 센스앰프 레이아웃 배치방법에 있어서, 상기 비트라인과 데이터라인을 스위칭하는 칼럼선택라인 트랜지스터의 레이아웃 배치방법이, 이웃하는 센스앰프 레이아웃 영역과 데이터라인 콘택을 공유하는 것을 특징으로 하는 반도체 메모리장치에서의 칼럼선택라인 트랜지스터의 레이아웃 배치방법.
- 제1항에 있어서, 상기 이웃하는 센스앰프 레이아웃 영역과 상기 데이터라인 콘택을 공유할 수 있도록 하기위해, 서로 인접하는 센스앰프 레이아웃 영역에서 같은 입출력라인에 연결되도록 비트라인을 대칭으로 배치하는 메모리장치에서의 칼럼선택라인 트랜지스터의 레이아웃 배치방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR1019960031158A KR980008904A (ko) | 1996-07-29 | 1996-07-29 | 반도체 메모리장치에서의 칼럼선택라인 트랜지스터의 레이아웃 배치방법 |
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| KR1019960031158A KR980008904A (ko) | 1996-07-29 | 1996-07-29 | 반도체 메모리장치에서의 칼럼선택라인 트랜지스터의 레이아웃 배치방법 |
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| KR (1) | KR980008904A (ko) |
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1996
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