KR100375885B1 - 구동성 강화 구동기 트랜지스터 구성체 및 증가된 전류 제공트랜지스터 구성체 - Google Patents

구동성 강화 구동기 트랜지스터 구성체 및 증가된 전류 제공트랜지스터 구성체 Download PDF

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Abstract

본 발명은 구동성 강화 트랜지스터의 다수의 도전체 패턴을 포함하는 구성에 관한 것으로, 도전체 패턴은 소자 확산 콘택트를 둘러싸는 환형(ring-shaped)부를 포함하고, 이 환형부는 절연성 게이트 전계 효과 트랜지스터(insulated gate field effect transistor: IGFET)의 게이트 도전체를 형성한다.

Description

구동성 강화 구동기 트랜지스터 구성체 및 증가된 전류 제공 트랜지스터 구성체{WORDLINE DRIVER CIRCUIT USING RING-SHAPED DEVICES}
본 발명은 반도체 집적 회로(integrated circuit: IC)에 관한 것으로서, 보다 구체적으로는 반도체 메모리 내의 반도체 디바이스의 레이아웃에 관한 것이다.
반도체 IC의 디자인에 있어서 매우 중요한 두 가지 고려 사항은 IC 또는 칩(chip) 내의 면적 보존과 동작 성능이다. 뛰어난 성능을 제공하는 많은 회로 디자인도 "면적에서의 불리함", 즉 회로 디자인을 구현하는 데 필요한 IC 상의 레이아웃 면적의 증가가 있는 경우에는 사용될 수 없다. 역으로, IC 면적의 상당한 축소를 제공하는 회로 디자인도 부적합한 동작 성능 때문에 흔히 배제된다. IC 디자인에 있어서 많은 특허화된 진보는 성능과 면적 보존의 외견상 상충하는 이러한 목표를 만족시키기 위하여 새로운 패러다임과 접근 방안이 도입된 것들이다.
성능의 극대화 및 IC 면적 보존은 메모리 IC, 특히 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM)에 대한 회로 레이아웃의 디자인에서 매우 중요하다. 이러한 회로 중의 하나는 메모리에 대한 워드라인 구동기 회로이다. 워드라인 구동기 회로의 가장 중요한 기능은 워드라인 상의 전압을 증가시키거나 감소시켜서 선택된 메모리 셀을 활성화시키는 것이다. 워드라인은 수천 개나 되는 메모리 셀을 액세스하기 위하여 메모리 어레이의 전체 또는 상당 부분에 걸쳐서 연장되는 긴 길이를 필요로 하는 도전체로 이루어진다. 워드라인의 긴 길이와 함께 워드라인을 많은 수의 메모리 셀에 대하여 게이트 도전체로 사용함으로 인해 워드라인은 큰 캐패시턴스를 갖게 된다. 따라서, 신호 레벨 사이에서 워드라인을 구동시키기 위하여 워드라인 구동기 회로는 많은 전류를 제공해야만 한다. 각각의 새로운 세대의 DRAM에 있어서, 계속될 것으로 기대되는 집적도의 증가에 따라 이전에 비하여 보다 더 긴 길이로 비례적으로 연장되고 보다 많은 수의 메모리 셀을 지원하기 위한 워드라인 도전체가 필요하게 될 것이다. 따라서, 증가된 워드라인 캐패시턴스는 워드라인 구동기 회로가 보다 더 향상된 디바이스 효율을 갖게될 것을 필요로 하게 될 것이다.
IC, 특히 DRAM의 집적도의 지속적인 증가는, 전형적으로 어레이당 수천 개의 워드라인인 많은 수의 워드라인으로 구성된 메모리 어레이를 필요로 한다. 또한, 가용 IC 어레이는 IC 면적을 보다 효율적으로 사용하기 위하여 다수의 뱅킹 유닛(banking unit)으로 구성되며, 각각의 뱅킹 유닛은 별개의 메모리 어레이를 포함한다. 워드라인 구동기 회로는 메모리 어레이의 수천 개의 워드라인 각각에 대하여 제공되어야만 한다. 그러므로, 워드라인 구동기 회로에 필요한 면적이 IC 면적의 사용에 결정적인 제한 조건이 될 수 있다. 따라서, 월등한 동작 성능을 제공함과 동시에 기존 레이아웃에 비하여 적은 IC 면적을 점유하는 워드라인 구동기 회로에 대한 레이아웃이 필요하다.
본 발명의 배경 기술을 설명하기 위하여, 절연 게이트 전계 효과 트랜지스터(insulated gate field effect transistor: IGFET)(10)로 구성된 간단한 워드라인 구동기의 레이아웃을 도 1에 도시한다. 도 1을 참조하면, IGFET(10)는 반도체 기판 내의 활성 영역(AA1)과 y 방향으로 활성 영역(AA1)을 가로지르는 게이트 도전체(14)를 포함한다. 소스(S) 및 드레인(D)은 게이트 도전체(14)의 각각의 측면 상에 있다.
워드라인 구동기로 바람직하게 큰 전류량을 제공하기 위하여는, IGFET(10)의 길이에 대한 폭의 비(W/L)가 커야 한다. 도 1로부터 명확히 알 수 있는 바와 같이, IGFET(10)의 폭(12)은 게이트 도전체(14)가 (도 1의 상부에서부터 하부까지) y 방향으로 활성 영역(AA1)에 걸쳐있는 크기이다. 게이트 도전체(14)의 폭은 IGFET(10)의 유효 길이(Leff)를 결정한다. 따라서, 트랜지스터의 W/L비와 전류량을 증가시키는 유일한 방법은 (IGFET(10)의 Leff를 감소시키기 위하여) 게이트 도전체(14)의 폭을 감소시키거나 게이트 도전체(14)가 y 방향으로 연장되어 있는 반도체 기판의 활성 영역(AA1)을 증가시키는 것이다. 도 1로부터 명확한 바와 같이, IGFET(10)의 선형 레이아웃은 y 방향으로 비교적 긴 활성 영역(AA1)을 필요로 한다. 보다 효율적으로 영역을 사용하는 것이 필요하다.
도 2는 워드라인 구동기 회로의 "이열 배치(two-fingered)"형 IGFET(20)에 대한 레이아웃을 도시하고 있다. 이 이열 배치형 레이아웃에서, 게이트도전체(26)는 포크의 가지(prong)(22, 24)와 같은 모양으로 활성 영역(AA2) 위에 평행하게 연장되어 있는 도전체로 이루어져 있다. 게이트 도전체(26)의 가지(22, 24)는 중앙에서 휘어져서 두 곳에서 동일한 활성 영역(AA2)를 가로지르는 선형 게이트 도전체로 동작한다. 트랜지스터의 소스 영역(S)은 가지(22, 24)의 바깥쪽에 놓여 있는 반면, 드레인 영역(D)은 가지(22, 24) 사이에 놓여 있다. 도 2에 도시한 레이아웃에서, 활성 영역(AA2)의 y 방향 크기는 도 1에 도시한 활성 영역(AA1)의 y 방향 크기에 비하여 작다. 하지만, 활성 영역(AA2)의 x 방향 크기는 (도 1의) (AA1)의 x 방향 크기에 비하여 증가되어 트랜지스터 구성 요소의 평행한 도전체와 평행한 소스/드레인/소스의 구성을 수용한다. 워드라인 구동기를 위한 보다 더 면적을 절약하는 레이아웃이 필요하다.
도 3은 본 발명에 선행하지만 종래 기술로 여겨지지 않는 DRAM IC의 워드라인 구동기 회로부 내의 게이트 도전체에 대한 물리적인 윤곽도를 도시하고 있다. 도 3은 워드라인 구동기 회로의 게이트 도전체(32)가 단선형(single-stranded)인 또 다른 가능한 디자인을 도시하고 있다. 소스 및 드레인 콘택트 영역(34, 36)을 확장시켜서 콘택트 스터드(stud)의 형성을 수용하는 동시에 IC 면적을 보존하기 위하여, 각각의 게이트 도전체(32)는 "위글링(wiggling)", 즉 기판 표면 상에서 한쪽 측면 또는 다른 쪽으로 쉬프트되어 있다. 도 3에 도시한 레이아웃은 도 1 및 도 2에 도시한 레이아웃보다 x 방향으로 덜 연장되는 활성 반도체 영역(AA3)을 필요로 하지만, 긴 게이트 도전체(32)를 수용하기 위하여 활성 영역(AA3)이 y 방향으로는 길어야 한다.
도 3에 도시한 레이아웃과 연관된 하나의 단점은 게이트 도전체 위의 IC의 제 1 배선 레벨(M0) 상의 도전체가 특정하게 디자인된 패턴으로 배치되어 위글링된, 즉 쉬프팅된 게이트 도전체 패턴을 그 안에 수용해야만 한다는 것이다. 다른 단점은 도 3에 도시한 위글링된 레이아웃으로 인하여 전류가 각각의 워드라인 구동기 회로의 소스 및 드레인 단자를 통하여 공급되거나 출력될 수 있는 콘택트 포인트의 수가 감소된다는 것이다.
각각의 연속하는 DRAM 세대에 대한 워드라인 구동기 회로의 디자인 및 레이아웃에서 발생되는 하나의 문제점은 p-형 IGFET 소자(PFET) 내에서 채널 길이의 비례 축소가 가능하지 않게 된다는 점이다. 예를 들어 도 1을 참조하면, 제 1 세대 (a)의 0.25 ㎛ 기본 룰(ground rule)에서 세대 (b)의 0.175 ㎛ 기본 룰로 30 % 축소된 DRAM 세대의 경우, 세대 (a)에서 0.45 ㎛인 PFET의 소자 길이 Leff는 후속 세대 (b)에서 0.35 ㎛로 22 %만이 축소될 수 있다. 그 다음 세대에서, PFET 소자 길이는 이 예에서보다도 적게 축소 가능할 수도 있다.
PFET 소자 길이 Leff는 어레이의 인접 워드라인이 임계 간격(critical interval)으로 이격되어 있는 방향인 x 방향으로 연장되어 있다. 도 2에 도시한 바와 같은 워드라인 구동기 레이아웃을 갖는 종래의 DRAM 세대에서, 요구된 PFET 소자 길이는 워드라인 구동기 회로의 "스태거(stagger)-4" 레이아웃을 수용하고 1/4 디코딩을 가능하게 하였다. 스태거-4 레이아웃에서, 4 개의 워드라인 구동기 회로의 그룹들은 x 방향으로 연장된 활성 영역의 주어진 유닛 내에서 서로 평행하게 패턴화된다. 스태거-4 구성에서, 4 개의 워드라인 구동기 회로의 제 1 그룹은 제 1 그룹에 인접하지만 메모리 어레이로부터 y 방향으로 더욱 떨어진 상이한 위치에 위치하고 있는 4 개 회로의 제 2 그룹과 함께 스택(stack)된다.
스태거-4 레이아웃과 1/4 디코딩을 유지하는 것이 바람직한데, 이는 이러한 레이아웃이 워드라인 구동기 회로의 y 방향 크기가 최소가 되도록 하기 때문이다. 하지만 이는 4 개의 워드라인 구동기 회로의 각 그룹의 x 방향 폭이 존재하고 있는 공차 이내로 제한될 수 있는 경우에만 가능하다.
DRAM 세대를 디자인하는 데 있어서, 워드라인 구동기 회로의 x 방향 폭이 공차 이내로 제한될 수 없으면, 스태거-8 레이아웃을 갖는 워드라인 구동기 회로가 필요하다. 스태거-8 레이아웃에서, 워드라인 구동기 회로는 x 방향의 활성 영역의 주어진 유닛 내에서 두 개 회로의 그룹들로 평행하게 배열된다. 스태거-8 구성에서, 두 개의 워드라인 구동기 회로의 각 그룹은 두 개의 회로의 제 2, 제 3, 제 4 그룹과 함께 스택되며, 각 그룹은 서로 인접하지만 메모리 어레이로부터 떨어진 상이한 위치에 있다. 따라서, 스태거-4 구성에 비하여 스태거-8 구성은 y 방향으로 두배의 워드라인 구동기 회로 크기를 갖는다.
전술한 바와 같이, PFET 소자 길이는 선형적으로 축소될 수가 없다. 이에 따라 각 연속적인 IC 세대에 대하여, PFET로 구성된 워드라인 구동기 회로의 x 방향 크기의 비례적인 증가가 유발된다. 불행하게도, 이러한 이유로 인해, 도 2 또는 도 3에 도시한 바와 같은 기존의 레이아웃 구성은 0.25 ㎛보다 작은 DRAM 세대에서는 워드라인 구동기 회로의 x 방향으로의 크기가 비례적으로 커지기 때문에 스태거-4 구성을 수용할 수 없다. 다음에 기술될 본 발명이 없다면, 스태거-8 구성을 갖는 구동기가 필요하게 될 것이다.
수(Hsu) 등에게 허여된 미국 특허 제 5,567,553 호('553 특허)는 게이트 도전체가 얕은 트렌치 격리(shallow trench isolation: STI) 영역과 중첩하는 곳보다 게이트 도전체가 반도체 표면의 활성 영역과 중첩하는 곳에서 보다 짧은 소자 게이트 길이를 갖도록 디자인된 이중 게이트(two-gate) 전계 효과 트랜지스터(field effect transistor: FET) 구조를 기술한다. 마스크의 위상 모서리 패턴(phase edge pattern)이 활성 반도체 영역 위에서 짧은 소자 게이트 길이 패턴이 만들어지게 하는 레지스트 패턴을 형성하는 데 사용된다. STI 영역 위에 긴 소자 게이트 길이가 만들어지게 하는 레지스트 패턴을 형성하는 데는 불투명 패턴(opaque pattern)이 사용된다.
상대적 위치에 따라 소자 게이트 길이가 변하는 게이트 도전체 패턴을 규정하는 '553 특허에 기술된 목적은 STI 영역 또는 활성 영역 위의 게이트 도전체의 위치에 관계 없이 동일하게 유지되는 소자 문턱 전압 Vt를 얻는 것이다. '553 특허는 인접 도전체 패턴의 세트에 의하여 소모되는 IC 면적을 증가시킴 없이 소자 게이트 폭을 증가시키기 위하여, 위치에 따라 폭이 변할 필요가 없는 도전체를 갖는 일련의 환형(ring-shaped) 게이트 도전체 패턴을 활성 반도체의 연속 영역 위에 규정하는 것을 개시하거나 제시하지 않았다.
따라서, 본 발명의 목적은 IC 상의 회로에 의하여 점유되는 면적을 감소시키는 워드라인 구동기 회로에 대한 레이아웃을 제공하는 것이다.
본 발명의 다른 목적은 증가된 전류를 워드라인에 인가할 수 있는 워드라인 구동기에 대한 레이아웃을 제공하는 것이다.
본 발명의 또 다른 목적은 증가된 소자 길이 요구 조건을 수용하는 워드라인 구동기 회로에 대한 레이아웃을 제공하는 것이다.
본 발명의 또 다른 목적은 계속되는 DRAM 세대에서 스태거-4 구성을 유지하게 하는 워드라인 구동기 회로에 대한 레이아웃을 제공하는 것이다.
따라서 본 발명의 실시예에 따라, 구동성 강화 구동기 트랜지스터의 구성은 기판의 물리적으로 연속된 활성 반도체 영역과 활성 반도체 영역 위에 배치된 다수의 도전체 패턴을 포함하며, 각각의 도전체 패턴은 소자 확산 콘택트 영역을 둘러싸는 하나 이상의 환형부를 포함하고, 환형부는 IGFET의 게이트 도전체를 형성한다.
도 1은 워드라인 구동기의 기능을 수행할 수 있는 간단한 IGFET의 레이아웃을 도시한 도면,
도 2는 "이열 배치" IGFET 부분을 갖는 워드라인 구동기 회로의 레이아웃을 도시한 도면,
도 3은 본 발명에 앞서지만 어떠한 법적 정의에 의해서도 종래 기술로 여겨지지 않는 DRAM IC의 워드라인 구동기 회로부 내의 게이트 도전체의 레이아웃을 도시하는 물리적인 윤곽도,
도 4는 본 발명의 워드라인 구동기 회로(40)의 일 실시예에서의 게이트 도전체의 물리적인 레이아웃을 도시한 도면,
도 5는 다수의 워드라인 구동기 회로를 포함하는 메모리 IC의 영역에 대한 레이아웃을 도시한 도면,
도 6은 본 발명의 일 실시예의 레이아웃을 도시하는 물리적인 윤곽도,
도 7a 및 도 7b는 도 5에 도시한 워드라인 구동기 회로에 대한 등가 회로의 개략도.
도면의 주요 부분에 대한 부호의 설명
40 : 워드라인 구동기 회로 42 : 환형 IGFET 소자
44 : 환형 게이트 도전체 46 : 드레인 영역
48 : 소스 영역 50 : 연결 도전체
도 4는 본 발명의 제 1 실시예인 워드라인 구동기 회로(40)에 대한 실제 레이아웃을 도시하고 있다. 도 4에 도시한 바와 같이, 워드라인 구동기 회로(40)는 다수의 환형 IGFET 소자(42)를 포함하고 있으며, 각각의 환형 IGFET 소자는 환형 게이트 도전체(44), 환형 게이트 도전체(44) 내에 위치하고 있는 드레인 영역(46), 환형 게이트 도전체 바깥쪽에 위치하고 있는 소스 영역(48)을 갖는다. 환형 IGFET 소자(42)를 도전성으로 결합하는 기능을 갖는 연결 도전체(50)가 각각의 환형 IGFET 소자(42) 사이에 위치한다. 알 수 있는 바와 같이, 각 트랜지스터(42)에 대한 게이트 도전체(44)의 환형에 의해 게이트 도전체 길이가 증가되며, 이에 따라 트랜지스터(42)에 대한 채널 폭이 증가된다.
도 5를 참조하면, 본 명세서에 개시한 환형 소자의 응용과 이점을 더욱 구체적으로 이해할 것이다. 도 5는 다수의 워드라인 구동기 회로를 수용하는 메모리 IC 영역에 대한 레이아웃의 단순화된 개략도이다. 도 5에 도시한 바와 같이, 하나의 도전체, 예를 들면 도전체(63)의 환형 게이트 도전체 부분(66)이 인접 도전체, 예를 들면 도전체(62)의 환형 게이트 도전체 부분(66)에 대하여 오프셋(offset)되어 있어서 하나의 도전체(63)의 환형 도전체 부분(66)이 다른 도전체(62)의 연결 도전체(68)에 바로 인접하게 위치하기 때문에 인접 도전체(60, 61, 62, 63)는 서로 가깝게 위치하고 있다. 이에 따라, 최소 도전체 분리에 대한 기본 룰을 어기지 않으면서도 인접 도전체(60, 61, 62, 63)가 도 2에 도시한 종래 기술의 이열 가지형(two-prong) 디자인에서 지금까지 가능했던 것보다 서로 더욱 가깝게 위치할 수 있다.
도 6은 본 발명의 실시예의 레이아웃을 도시하는 물리적인 윤곽도이다. 도 6에 도시한 바와 같이, 도전체(70)는 환형 도전체 부분(71)을 포함하며, 환형 도전체 부분(71)은 그 내부에 위치하는 드레인 영역에 대한 콘택트 포인트(72)를 둘러싸고 있다. 활성 반도체 영역 내의 소스 영역에 대한 콘택트는 연결 도전체(74)에 인접한 콘택트 포인트(76)에서 이루어진다. 환형 도전체 부분(72)의 쌍(78)은연결 도전체(74)에 의하여 환형 도전체 부분의 다른 연속하는 쌍(78)에 연결된다.
각 워드라인 구동기 회로 내의 IGFET 소자의 환형 레이아웃으로 인하여 환형 게이트 도전체 부분(71)이 도 1, 2 또는 3에 도시한 레이아웃에 비하여 단위 활성 면적당 늘어난 길이를 갖게 된다. 게이트 도전체 부분(71)의 늘어난 길이에 의하여 그렇게 형성된 IGFET의 트랜지스터 폭 W가 증가한다. 동시에, 워드라인 구동기 회로에 필요한 활성 영역의 크기 증가 없이도 PFET 소자 길이의 비례 축소 불가성(nonscalability)을 고려한 DRAM 세대에 대한 기본 룰보다 상당히 넓은 폭으로 환형 게이트 도전체(71)가 패턴화될 수 있다. 또한, 원하는 전류량을 유지하는 바람직한 트랜지스터의 길이에 대한 폭의 비(W/L)가 유지된다. 또한 도 6으로부터 알 수 있는 바와 같이, 인접 워드라인 구동기 도전체(70)는 M0 배선 레벨 도전체의 간격에 맞고 구동기 회로의 스태거-4 구성의 사용을 가능하게 하는 4 F의 간격을 유지한다.
환형 도전체 부분(71)에 의한 IGFET 소자의 넓어진 폭은 (4 F를 유지하는) 인접 도전체 사이의 간격의 증가 없이 얻어진다. 도 2에 도시한 레이아웃과 비교하면, 도 6에 도시한 워드라인 구동기 회로는 (연결 도전체 부분(74)의 존재 때문에) y 방향으로만 증분적으로 확장되는 반면 x 방향의 회로(79)의 크기는 상당히 감소하여, 바람직한 스태거-4 구성이 계속되는 IC 세대에서 유지될 수 있게 한다. 따라서, 이러한 결과에 따른 워드라인 구동기 회로(79)는 높은 전류 출력을 갖고 x 및 y 양 방향에서 활성 반도체 영역을 보존한다.
도 7a 및 7b는 도 5 및 6에 도시한 워드라인 구동기 회로 레이아웃에 대한등가 회로의 개략도이다. 도 5 및 6에 도시한 바와 같이, 환형 도전체 IGFET(80)는 쌍(81)으로 배열된다. 각각의 IGFET(80)는 공급 전압 Vpp에 연결된 (예를 들면, 바람직하게 소스 단자인) 하나의 단자와 워드라인 구동기 회로에 의하여 구동되는 워드라인에 연결된 (예를 들면, 바람직하게 드레인 단자인) 다른 단자를 구비한다. 환형 도전체 부분과 동일한 재료, 예를 들어, 다결정 실리콘 또는 바람직하게는 텅스텐 실리사이드로 바람직하게 형성되며 도면에 저항(R)으로 표시된 연결 도전체(84)가 IGFET(80)의 쌍(81)의 사이에 있다.
본 발명을 몇몇 바람직한 실시예를 참조하여 기술하였지만, 당업자라면 첨부한 특허 청구 범위의 진정한 범주 및 사상을 벗어나지 않고 많은 변경 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.
본 발명에 따른 워드라인 구동기 회로 내의 IGFET 소자의 환형 레이아웃으로 인하여 활성 영역 크기의 증가 없이도 높은 전류 출력과 스태거-4 구성을 갖는 워드라인 구동기 회로가 구현된다.

Claims (9)

  1. 단일 출력 라인 상의 전압을 적어도 2 가지 상태 사이에서 선택적으로 구동하는 구동성이 강화된 구동기 트랜지스터(enhanced drivability driver transistor)의 병렬 접속 구성체에 있어서,
    기판의 물리적으로 연속된 활성 반도체 영역과,
    상기 활성 반도체 영역 상에 배치되어 있는 다수의 도전체 패턴
    을 포함하되,
    각각의 상기 도전체 패턴은 다수의 환형부를 구비하고,
    상기 환형부는 선택 신호를 수신하기 위해 접속되는 절연 게이트 전계 효과 트랜지스터(insulated gate field effect transistor: IGFET)의 게이트 도전체를 형성하면서 서로 병렬로 접속되어 있는 드레인 확산 콘택트를 둘러싸고 있으며,
    상기 IGFET은 상기 환형부 바깥의 상기 활성 영역에 대한 소스 확산 콘택트를 포함하고,
    상기 소스 확산 콘택트는 서로 병렬로 접속되어 있으며,
    상기 드레인 확산 콘택트 또는 상기 소스 확산 콘택트 중 하나는 공통 전위에 도전적으로(conductively) 접속되어 있고,
    상기 드레인 확산 콘택트 또는 상기 소스 확산 콘택트 중 다른 하나는 상기 출력 라인에 접속되어 상기 선택 신호의 상태에 따라 상기 출력 라인 상의 전압을 적어도 2 가지 상태 사이에서 선택적으로 구동하는
    구동성 강화 구동기 트랜지스터 구성체.
  2. 제 1 항에 있어서,
    상기 환형부는 폭이 대략 1 최소 피쳐(feature) 크기 F인 도전체 패턴으로 이루어진
    구동성 강화 구동기 트랜지스터 구성체.
  3. 제 1 항에 있어서,
    인접 도전체 패턴 사이의 간격이 약 4 F 또는 이보다 작은
    구동성 강화 구동기 트랜지스터 구성체.
  4. 제 1 항에 있어서,
    상기 다수의 도전체 패턴은 대체적으로 평행한 제 1 및 제 2 도전체 패턴을 포함하며, 상기 제 1 도전체 패턴의 환형부는 상기 제 2 도전체 패턴의 단선부(single-stranded portion)에 인접하도록 형성되고, 상기 제 2 도전체 패턴의 환형부는 상기 제 1 도전체 패턴의 단선부에 인접하도록 형성되어 있는
    구동성 강화 구동기 트랜지스터 구성체.
  5. 제 1 항에 있어서,
    상기 하나 이상의 환형부가 단선부 사이에 끼어 있으며(interposed), 상기 단선부가 게이트 접속된 트랜지스터(gate connected transistors) 사이의 접속부를 형성하는
    구동성 강화 구동기 트랜지스터 구성체.
  6. 단일 출력 라인 상의 전압을 제 1 및 제 2 값 사이로 구동하는 증가된 전류를 제공하는 트랜지스터의 병렬 접속 구성체에 있어서,
    기판의 물리적으로 연속된 활성 반도체 영역과,
    상기 활성 반도체 영역 상에 배치된 도전체 패턴의 환형부에 의하여 형성된 다수의 IGFET
    를 포함하되,
    상기 IGFET는 라인 선택 전압을 수신하도록 접속된 직렬 접속 게이트 단자와 상기 환형부 밖에 놓인 병렬 접속 소스 단자와 상기 환형부 안에 놓인 병렬 접속 드레인 단자를 구비하고,
    상기 소스 단자 또는 상기 드레인 단자 중 하나는 상기 출력 라인에 도전적으로 접속되어 상기 출력 라인 상의 전압을 상기 라인 선택 전압의 값에 따라 상기 제 1 및 제 2 값 사이에서 선택적으로 구동하는
    증가된 전류 제공 트랜지스터 구성체.
  7. 제 6 항에 있어서,
    상기 라인이 워드라인을 포함하는
    증가된 전류 제공 트랜지스터 구성체.
  8. 제 6 항에 있어서,
    상기 도전체 패턴은 폭 W가 최소 피쳐 크기 F보다 크며, 인접한 도전체 패턴 사이의 상기 간격이 4 W 또는 이보다 작은
    증가된 전류 제공 트랜지스터 구성체.
  9. 제 7 항에 있어서,
    상기 드레인 단자가 상기 활성 반도체 영역에 대한 확산부 콘택트의 환형부 내에 형성되어 있는
    증가된 전류 제공 트랜지스터 구성체.
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