JP2000077630A - リング形ゲ―ト導体を使用するドライバ回路 - Google Patents
リング形ゲ―ト導体を使用するドライバ回路Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
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Abstract
(57)【要約】
【課題】 ＩＣ上の回路が占める面積を減少するととも
に、ワード線で増加した電流を駆動できるワード線ドラ
イバ回路のレイアウトを提供する。 【解決手段】 このレイアウトは素子の拡散接点４６を
囲むリング形部分４４を含む複数の導体パターンを含
み、前記リング形部分４４が、絶縁ゲート電界効果トラ
ンジスタ（ＩＧＦＥＴ）のゲート導体を形成する。
に、ワード線で増加した電流を駆動できるワード線ドラ
イバ回路のレイアウトを提供する。 【解決手段】 このレイアウトは素子の拡散接点４６を
囲むリング形部分４４を含む複数の導体パターンを含
み、前記リング形部分４４が、絶縁ゲート電界効果トラ
ンジスタ（ＩＧＦＥＴ）のゲート導体を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、さらに詳しくは半導体メモリ内の半導体素子のレイ
アウトに関する。
し、さらに詳しくは半導体メモリ内の半導体素子のレイ
アウトに関する。
【０００２】
【従来の技術】半導体集積回路の設計で非常に重要視さ
れる２つの考慮点がある。動作性能と、集積回路（Ｉ
Ｃ）または「チップ」の面積の節約である。優れた性能
をもたらす多くの回路設計は、「面積を食う」ために、
すなわちその回路設計を実装するために必要なＩＣ上の
レイアウト面積が増大するので、拒絶しなければならな
い。逆に、ＩＣの面積を大幅に減少させる回路設計は、
動作性能が不十分なためにしばしば拒絶される。ＩＣ回
路の設計で特許となっている進歩の多くは、性能と面積
の節約という一見相反する目的を達成するために、新し
いパラダイムおよび手法を導入したものである。
れる２つの考慮点がある。動作性能と、集積回路（Ｉ
Ｃ）または「チップ」の面積の節約である。優れた性能
をもたらす多くの回路設計は、「面積を食う」ために、
すなわちその回路設計を実装するために必要なＩＣ上の
レイアウト面積が増大するので、拒絶しなければならな
い。逆に、ＩＣの面積を大幅に減少させる回路設計は、
動作性能が不十分なためにしばしば拒絶される。ＩＣ回
路の設計で特許となっている進歩の多くは、性能と面積
の節約という一見相反する目的を達成するために、新し
いパラダイムおよび手法を導入したものである。
【０００３】性能の最大化およびＩＣ面積の節約は、メ
モリＩＣ、特にダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）の回路機構の設計およびレイアウト
で、非常に重要である。かかる回路機構のうちには、メ
モリのワード線ドライバ回路がある。ワード線ドライバ
回路の主機能は、ワード線の電圧を昇降することによっ
て、選択されたメモリ・セルを活動化することである。
ワード線は、何千個ものメモリ・セルへのアクセスを提
供するために、メモリ・アレイの全部またはかなりの部
分にわたって延びる長い長さを持つ必要がある。ワード
線の長さが長く、かつ多数のメモリ・セル用のゲート導
体としてそれが使用されることから、ワード線は高いキ
ャパシタンスを持つ。したがって、ワード線ドライバ回
路は、ワード線を信号レベル間で駆動するために、大き
い電流を提供しなければならない。各新世代のＤＲＡＭ
では、集積度の増大が絶えず期待されることから、ワー
ド線の導体がそれに比例して以前よりさらに長く延びる
とともに、より多くのメモリ・セルに利用できるように
することが必要となる。その結果、ワード線のキャパシ
タンスの増加により、ワード線ドライバ回路はさらに高
い素子効率を持つことが必要になる。
モリＩＣ、特にダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）の回路機構の設計およびレイアウト
で、非常に重要である。かかる回路機構のうちには、メ
モリのワード線ドライバ回路がある。ワード線ドライバ
回路の主機能は、ワード線の電圧を昇降することによっ
て、選択されたメモリ・セルを活動化することである。
ワード線は、何千個ものメモリ・セルへのアクセスを提
供するために、メモリ・アレイの全部またはかなりの部
分にわたって延びる長い長さを持つ必要がある。ワード
線の長さが長く、かつ多数のメモリ・セル用のゲート導
体としてそれが使用されることから、ワード線は高いキ
ャパシタンスを持つ。したがって、ワード線ドライバ回
路は、ワード線を信号レベル間で駆動するために、大き
い電流を提供しなければならない。各新世代のＤＲＡＭ
では、集積度の増大が絶えず期待されることから、ワー
ド線の導体がそれに比例して以前よりさらに長く延びる
とともに、より多くのメモリ・セルに利用できるように
することが必要となる。その結果、ワード線のキャパシ
タンスの増加により、ワード線ドライバ回路はさらに高
い素子効率を持つことが必要になる。
【０００４】ＩＣ、特にＤＲＡＭの集積度がますます増
大するため、メモリ・アレイは莫大な数のワード線、一
般に１アレイにつき数千本のワード線で構成することが
必要となる。さらに、ＩＣの利用可能なアレイは、ＩＣ
の面積をより効率的に利用するために、各々別個のメモ
リ・アレイを含む複数のバンキング・ユニットを単位と
して構成することが望ましい。ワード線ドライバ回路
は、メモリ・アレイの数千本のワード線の各々に設けな
ければならない。したがって、ワード線ドライバ回路に
必要な面積が、ＩＣ面積の利用に対する重大な制約とな
りうる。したがって、既存のレイアウトより占めるＩＣ
面積が少なくて、優れた動作性能をもたらすワード線ド
ライバ回路のレイアウトが必要である。
大するため、メモリ・アレイは莫大な数のワード線、一
般に１アレイにつき数千本のワード線で構成することが
必要となる。さらに、ＩＣの利用可能なアレイは、ＩＣ
の面積をより効率的に利用するために、各々別個のメモ
リ・アレイを含む複数のバンキング・ユニットを単位と
して構成することが望ましい。ワード線ドライバ回路
は、メモリ・アレイの数千本のワード線の各々に設けな
ければならない。したがって、ワード線ドライバ回路に
必要な面積が、ＩＣ面積の利用に対する重大な制約とな
りうる。したがって、既存のレイアウトより占めるＩＣ
面積が少なくて、優れた動作性能をもたらすワード線ド
ライバ回路のレイアウトが必要である。
【０００５】本発明の背景を示すために、図１に、絶縁
ゲート電界効果トランジスタ（ＩＧＦＥＴ）１０で構成
された単純なワード線ドライバのレイアウトを示す。図
１に関して、ＩＧＦＥＴ１０は、半導体基板の能動領域
（ＡＡ１）、および能動領域ＡＡ１をｙ方向に横切るゲ
ート導体１４を含む。ゲート導体１４の各々の側にソー
ス（Ｓ）とドレイン（Ｄ）がある。
ゲート電界効果トランジスタ（ＩＧＦＥＴ）１０で構成
された単純なワード線ドライバのレイアウトを示す。図
１に関して、ＩＧＦＥＴ１０は、半導体基板の能動領域
（ＡＡ１）、および能動領域ＡＡ１をｙ方向に横切るゲ
ート導体１４を含む。ゲート導体１４の各々の側にソー
ス（Ｓ）とドレイン（Ｄ）がある。
【０００６】望ましくはワード線ドライバから高電流ス
ループットを得るために、ＩＧＦＥＴ１０の幅と長さの
比（Ｗ／Ｌ）を大きくしなければならない。図１から明
らかなように、ＩＧＦＥＴ１０の幅１２は、能動領域Ａ
Ａ１上のゲート導体１４のｙ方向の大きさ（図１の上端
から下端まで）である。ゲート導体１４の幅が、ＩＧＦ
ＥＴ１０の実効長（Ｌeff）を決定する。したがって、
トランジスタのＷ／Ｌ比および電流スループットの増加
は、ゲート導体１４の幅を減少（ＩＧＦＥＴ１０のＬ
effを減少）させることによって、またはゲート導体１
４がｙ方向に延びる半導体基板の能動領域ＡＡ１を増加
することによってのみ達成することができる。図１から
明らかなように、ＩＧＦＥＴ１０の直線的レイアウト
は、ｙ方向に比較的長い能動領域ＡＡ１を必要とする。
面積をより効率的に利用することが必要である。
ループットを得るために、ＩＧＦＥＴ１０の幅と長さの
比（Ｗ／Ｌ）を大きくしなければならない。図１から明
らかなように、ＩＧＦＥＴ１０の幅１２は、能動領域Ａ
Ａ１上のゲート導体１４のｙ方向の大きさ（図１の上端
から下端まで）である。ゲート導体１４の幅が、ＩＧＦ
ＥＴ１０の実効長（Ｌeff）を決定する。したがって、
トランジスタのＷ／Ｌ比および電流スループットの増加
は、ゲート導体１４の幅を減少（ＩＧＦＥＴ１０のＬ
effを減少）させることによって、またはゲート導体１
４がｙ方向に延びる半導体基板の能動領域ＡＡ１を増加
することによってのみ達成することができる。図１から
明らかなように、ＩＧＦＥＴ１０の直線的レイアウト
は、ｙ方向に比較的長い能動領域ＡＡ１を必要とする。
面積をより効率的に利用することが必要である。
【０００７】図２は、「２フィンガ（two-fingered）」
形のワード線ドライバ回路のＩＧＦＥＴ２０のレイアウ
トを示す。この２フィンガ形のレイアウトでは、ゲート
導体２６は、フォークの歯（prong）２２、２４のよう
に、能動領域ＡＡ２上の並列導体として延びる。ゲート
導体２６の歯２２、２４は、同じ能動領域ＡＡと２つの
位置で交差するように真ん中で折り曲げられた直線状ゲ
ート導体として働く。トランジスタのソース領域（Ｓ）
は、歯２２、２４の外側に位置し、ドレイン領域（Ｄ）
領域は歯２２、２４の間に位置する。図２に示すレイア
ウトでは、能動領域ＡＡ２のｙ方向の大きさは、図１に
示す能動領域ＡＡ１のそれに比べて減少している。しか
し、能動領域ＡＡ２のｘ方向の大きさは、トランジスタ
要素の並列導体および並列ソース／ドレイン／ソース配
置を収容するために、ＡＡ１（図１）のそれに比べて増
加している。ワード線ドライバ用のさらに面積を節約す
るレイアウトが必要である。
形のワード線ドライバ回路のＩＧＦＥＴ２０のレイアウ
トを示す。この２フィンガ形のレイアウトでは、ゲート
導体２６は、フォークの歯（prong）２２、２４のよう
に、能動領域ＡＡ２上の並列導体として延びる。ゲート
導体２６の歯２２、２４は、同じ能動領域ＡＡと２つの
位置で交差するように真ん中で折り曲げられた直線状ゲ
ート導体として働く。トランジスタのソース領域（Ｓ）
は、歯２２、２４の外側に位置し、ドレイン領域（Ｄ）
領域は歯２２、２４の間に位置する。図２に示すレイア
ウトでは、能動領域ＡＡ２のｙ方向の大きさは、図１に
示す能動領域ＡＡ１のそれに比べて減少している。しか
し、能動領域ＡＡ２のｘ方向の大きさは、トランジスタ
要素の並列導体および並列ソース／ドレイン／ソース配
置を収容するために、ＡＡ１（図１）のそれに比べて増
加している。ワード線ドライバ用のさらに面積を節約す
るレイアウトが必要である。
【０００８】図３は、本発明に先行するが、従来技術と
は認められないＤＲＡＭ ＩＣのワード線ドライバ回路
部のゲート導体の物理的輪郭線図を示す。図３は、ワー
ド線ドライバ回路のゲート導体３２が単線である別の可
能な設計を示す。ＩＣの面積を節約しながら、コンタク
ト・スタッドの形成に対処すべくソースおよびドレイン
接点領域３４、３６を拡大するために、各ゲート導体３
２は「曲がりくねっている」。つまり、基板表面上で位
置が左側へまたは右側へずれている。図３に示すレイア
ウトで必要とされる半導体能動領域ＡＡ３は、ｘ方向に
ついては図１および図２に示すレイアウトより短くてよ
いが、それでもなおｙ方向については、長いゲート導体
３２を収容するために、能動領域ＡＡ３を長くする必要
がある。
は認められないＤＲＡＭ ＩＣのワード線ドライバ回路
部のゲート導体の物理的輪郭線図を示す。図３は、ワー
ド線ドライバ回路のゲート導体３２が単線である別の可
能な設計を示す。ＩＣの面積を節約しながら、コンタク
ト・スタッドの形成に対処すべくソースおよびドレイン
接点領域３４、３６を拡大するために、各ゲート導体３
２は「曲がりくねっている」。つまり、基板表面上で位
置が左側へまたは右側へずれている。図３に示すレイア
ウトで必要とされる半導体能動領域ＡＡ３は、ｘ方向に
ついては図１および図２に示すレイアウトより短くてよ
いが、それでもなおｙ方向については、長いゲート導体
３２を収容するために、能動領域ＡＡ３を長くする必要
がある。
【０００９】図３に示すレイアウトに関連する１つの不
利益は、「曲がりくねった」、つまり位置ずれしたゲー
ト導体パターンをそこに収容するために特に設計された
パターンで、ＩＣのゲート導体の上の第１配線レベル
（Ｍ０）の導体を配置しなければならないことである。
別の不利益は、図３に示す曲がりくねったレイアウトで
は、各ワード線ドライバ回路のソースおよびドレイン端
子を通して電流を供給または出力できる接点の数が減少
することである。
利益は、「曲がりくねった」、つまり位置ずれしたゲー
ト導体パターンをそこに収容するために特に設計された
パターンで、ＩＣのゲート導体の上の第１配線レベル
（Ｍ０）の導体を配置しなければならないことである。
別の不利益は、図３に示す曲がりくねったレイアウトで
は、各ワード線ドライバ回路のソースおよびドレイン端
子を通して電流を供給または出力できる接点の数が減少
することである。
【００１０】連続する各世代のＤＲＡＭのワード線ドラ
イバ回路の設計およびレイアウトで生じる１つの問題
は、ｐ型ＩＧＦＥＴ素子（ＰＦＥＴ）のチャネル長さの
縮小可能性が低いことである。例えば、図１に関連し
て、ＤＲＡＭの世代を第１世代（ａ）の０．２５μｍの
基本寸法から世代（ｂ）の０．１７５μｍの基本寸法へ
３０％縮小する場合、世代（ａ）では０．４５μｍであ
るＰＦＥＴの素子の長さＬ effは、後の世代（ｂ）では
０．３５μｍと、２２％しか縮小することができない。
将来の世代では、ＰＦＥＴ素子の長さの縮小可能性は、
この例よりさらに低くなると考えられる。
イバ回路の設計およびレイアウトで生じる１つの問題
は、ｐ型ＩＧＦＥＴ素子（ＰＦＥＴ）のチャネル長さの
縮小可能性が低いことである。例えば、図１に関連し
て、ＤＲＡＭの世代を第１世代（ａ）の０．２５μｍの
基本寸法から世代（ｂ）の０．１７５μｍの基本寸法へ
３０％縮小する場合、世代（ａ）では０．４５μｍであ
るＰＦＥＴの素子の長さＬ effは、後の世代（ｂ）では
０．３５μｍと、２２％しか縮小することができない。
将来の世代では、ＰＦＥＴ素子の長さの縮小可能性は、
この例よりさらに低くなると考えられる。
【００１１】ＰＦＥＴ素子の長さＬeffは、アレイの隣
接するワード線が臨界間隔で配置される方向であるｘ方
向に延びる。従来のＤＲＡＭ世代の図２に示すようなワ
ード線ドライバのレイアウトでは、必要なＰＦＥＴ素子
の長さに「スタガ４」レイアウトのワード線ドライバ回
路が収容され、４−１（one of four）デュードが可能
であった。スタガ４のレイアウトでは、４つのワード線
ドライバ回路から成る群が、ｘ方向に延びる所与の単位
能動領域内で相互に並列にパターン化される。スタガ４
構成では、第１群の４つのワード線ドライバ回路は、第
１群に隣接するがメモリ・アレイからｙ方向にさらに離
れた異なる位置に配置された第２群の４つの回路と「積
み重ねられる」。
接するワード線が臨界間隔で配置される方向であるｘ方
向に延びる。従来のＤＲＡＭ世代の図２に示すようなワ
ード線ドライバのレイアウトでは、必要なＰＦＥＴ素子
の長さに「スタガ４」レイアウトのワード線ドライバ回
路が収容され、４−１（one of four）デュードが可能
であった。スタガ４のレイアウトでは、４つのワード線
ドライバ回路から成る群が、ｘ方向に延びる所与の単位
能動領域内で相互に並列にパターン化される。スタガ４
構成では、第１群の４つのワード線ドライバ回路は、第
１群に隣接するがメモリ・アレイからｙ方向にさらに離
れた異なる位置に配置された第２群の４つの回路と「積
み重ねられる」。
【００１２】スタガ４レイアウトおよび４−１デュード
は、そうしたレイアウトがｙ方向のワード線ドライバ回
路の大きさを最小限に維持することを可能にするので、
維持することが望ましい。ただし、これが可能であるの
は、４つのワード線ドライバ回路から成る各群のｘ方向
の幅を既存の許容差内に抑えられる場合だけである。
は、そうしたレイアウトがｙ方向のワード線ドライバ回
路の大きさを最小限に維持することを可能にするので、
維持することが望ましい。ただし、これが可能であるの
は、４つのワード線ドライバ回路から成る各群のｘ方向
の幅を既存の許容差内に抑えられる場合だけである。
【００１３】ある世代のＤＲＡＭを設計する際に、ワー
ド線ドライバ回路のｘ方向の幅を許容差内に抑えること
ができない場合は、スタガ８レイアウトのワード線ドラ
イバ回路が必要になる。スタガ８レイアウトでは、ワー
ド線ドライバ回路は、ｘ方向に所与の単位能動領域内に
２つの回路から成る群単位で平行に配置される。スタガ
８構成では、２つのワード線ドライバ回路から成る各群
が第２群、第３群、および第４群の２つの回路と「積み
重ねられ」、各群は、相互に隣接するがメモリ・アレイ
からは離れて延びる異なる位置に配置される。したがっ
て、スタガ８構成では、ｙ方向におけるワード線ドライ
バ回路の大きさが、スタガ４構成に比べて２倍になる。
ド線ドライバ回路のｘ方向の幅を許容差内に抑えること
ができない場合は、スタガ８レイアウトのワード線ドラ
イバ回路が必要になる。スタガ８レイアウトでは、ワー
ド線ドライバ回路は、ｘ方向に所与の単位能動領域内に
２つの回路から成る群単位で平行に配置される。スタガ
８構成では、２つのワード線ドライバ回路から成る各群
が第２群、第３群、および第４群の２つの回路と「積み
重ねられ」、各群は、相互に隣接するがメモリ・アレイ
からは離れて延びる異なる位置に配置される。したがっ
て、スタガ８構成では、ｙ方向におけるワード線ドライ
バ回路の大きさが、スタガ４構成に比べて２倍になる。
【００１４】上述の通り、ＰＦＥＴの素子の長さは線形
的に縮小できない。このため、ＰＦＥＴ内に形成される
ワード線ドライバ回路のｘ方向の大きさが、ＩＣの連続
する各世代で比例的に増加することになる。残念なが
ら、この理由のために、図２または図３に示すような既
存のレイアウト構成では、ワード線ドライバ回路のｘ方
向の大きさが比例的に大きくなるので、０．２５μｍよ
り小さいＤＲＡＭ世代のスタガ４構成は収容されない。
以下で説明する本発明がなければ、スタガ８構成のドラ
イバが必要になる。
的に縮小できない。このため、ＰＦＥＴ内に形成される
ワード線ドライバ回路のｘ方向の大きさが、ＩＣの連続
する各世代で比例的に増加することになる。残念なが
ら、この理由のために、図２または図３に示すような既
存のレイアウト構成では、ワード線ドライバ回路のｘ方
向の大きさが比例的に大きくなるので、０．２５μｍよ
り小さいＤＲＡＭ世代のスタガ４構成は収容されない。
以下で説明する本発明がなければ、スタガ８構成のドラ
イバが必要になる。
【００１５】シュー（Hsu）らの米国特許第５５６７５
５３号（「’５５３号特許」）は、ゲート導体が浅いト
レンチ分離（ＳＴＩ）領域にかぶさる所よりもゲート導
体が半導体表面の能動領域にかぶさる所の方が素子のゲ
ートの長さが短くなるように設計された２ゲート式電界
効果トランジスタ（ＦＥＴ）構造を記述している。マス
クのフェーズ・エッジ・パターンを使用してレジスト・
パターンを形成すると、半導体能動領域上の素子ゲート
長が短くなる。不透明のパターンを使用してレジスト・
パターンを形成すると、ＳＴＩ領域上の素子ゲート長が
長くなる。
５３号（「’５５３号特許」）は、ゲート導体が浅いト
レンチ分離（ＳＴＩ）領域にかぶさる所よりもゲート導
体が半導体表面の能動領域にかぶさる所の方が素子のゲ
ートの長さが短くなるように設計された２ゲート式電界
効果トランジスタ（ＦＥＴ）構造を記述している。マス
クのフェーズ・エッジ・パターンを使用してレジスト・
パターンを形成すると、半導体能動領域上の素子ゲート
長が短くなる。不透明のパターンを使用してレジスト・
パターンを形成すると、ＳＴＩ領域上の素子ゲート長が
長くなる。
【００１６】素子ゲート長が相対位置に関して変化する
ゲート導体パターンを画定する’５５３号特許に記載さ
れた目的は、ＳＴＩ領域からまたは能動領域からのゲー
ト導体の位置に関係なく同一に維持される素子のしきい
電圧Ｖｔを得ることである。’５５３号特許は、１組の
隣接する導体パターンによって使用されるＩＣ面積の量
を増加することなく素子ゲート幅を増加するために、能
動半導体の連続領域上に、位置とともに変化する必要の
ない導体幅を有する一連のリング形ゲート導体パターン
を画定することを教示も示唆もしてない。
ゲート導体パターンを画定する’５５３号特許に記載さ
れた目的は、ＳＴＩ領域からまたは能動領域からのゲー
ト導体の位置に関係なく同一に維持される素子のしきい
電圧Ｖｔを得ることである。’５５３号特許は、１組の
隣接する導体パターンによって使用されるＩＣ面積の量
を増加することなく素子ゲート幅を増加するために、能
動半導体の連続領域上に、位置とともに変化する必要の
ない導体幅を有する一連のリング形ゲート導体パターン
を画定することを教示も示唆もしてない。
【００１７】
【発明が解決しようとする課題】したがって、本発明の
一目的は、ＩＣ上の回路が占める面積を減少させるワー
ド線ドライバ回路のレイアウトを提供することである。
一目的は、ＩＣ上の回路が占める面積を減少させるワー
ド線ドライバ回路のレイアウトを提供することである。
【００１８】本発明の別の目的は、ワード線上で増大し
た電流を駆動できるワード線ドライバのレイアウトを提
供することである。
た電流を駆動できるワード線ドライバのレイアウトを提
供することである。
【００１９】本発明の別の目的は、より高い素子長要件
に対応できるワード線ドライバ回路のレイアウトを提供
することである。
に対応できるワード線ドライバ回路のレイアウトを提供
することである。
【００２０】本発明の別の目的は、連続するＤＲＡＭ世
代でスタガ４構成を維持することができるワード線ドラ
イバ回路のレイアウトを提供することである。
代でスタガ４構成を維持することができるワード線ドラ
イバ回路のレイアウトを提供することである。
【００２１】
【課題を解決するための手段】したがって、本発明の一
実施形態において、駆動能力が向上したドライバ・トラ
ンジスタの構成は、物理的に中断されない基板の能動半
導体領域と、前記能動半導体領域上に配置された複数の
導体パターンとを含み、各導体パターンが、素子拡散接
点領域を囲む１つまたは複数のリング形部分を含み、前
記リング形部分が絶縁ゲート電界効果トランジスタ（Ｉ
ＧＦＥＴ）のゲート導体を形成する。
実施形態において、駆動能力が向上したドライバ・トラ
ンジスタの構成は、物理的に中断されない基板の能動半
導体領域と、前記能動半導体領域上に配置された複数の
導体パターンとを含み、各導体パターンが、素子拡散接
点領域を囲む１つまたは複数のリング形部分を含み、前
記リング形部分が絶縁ゲート電界効果トランジスタ（Ｉ
ＧＦＥＴ）のゲート導体を形成する。
【００２２】
【発明の実施の形態】図４は、本発明のワード線ドライ
バ回路４０の第１実施形態の物理的レイアウトを示す。
図４に示すように、ワード線ドライバ回路４０は、複数
のリング形ＩＧＦＥＴ素子４２を含み、その各々がリン
グ形ゲート導体４４、前記リング形ゲート導体４４内に
配置されたドレイン領域４６、および前記リング形ゲー
ト導体の外部に配置されたソース領域４８を有する。各
リング形ＩＧＦＥＴ素子４２の間には単線状の接続導体
５０があり、その機能はリング形ＩＧＦＥＴ素子４２を
導電結合することである。理解される通り、各トランジ
スタ４２のゲート導体４４のリング形状は、ゲート導体
の長さを増大させ、したがってトランジスタ４２のチャ
ネル幅を増大させる。
バ回路４０の第１実施形態の物理的レイアウトを示す。
図４に示すように、ワード線ドライバ回路４０は、複数
のリング形ＩＧＦＥＴ素子４２を含み、その各々がリン
グ形ゲート導体４４、前記リング形ゲート導体４４内に
配置されたドレイン領域４６、および前記リング形ゲー
ト導体の外部に配置されたソース領域４８を有する。各
リング形ＩＧＦＥＴ素子４２の間には単線状の接続導体
５０があり、その機能はリング形ＩＧＦＥＴ素子４２を
導電結合することである。理解される通り、各トランジ
スタ４２のゲート導体４４のリング形状は、ゲート導体
の長さを増大させ、したがってトランジスタ４２のチャ
ネル幅を増大させる。
【００２３】図５を参照すると、本明細書で開示するリ
ング形素子の適用例および利点が、いっそうよく理解さ
れるであろう。図５は、複数のワード線ドライバ回路を
収容するメモリＩＣの一領域のレイアウトの簡略図であ
る。図５に示すように、１つの導体、例えば導体６３の
リング形ゲート導体部分６６が、隣接する導体、例えば
導体６２のリング形ゲート導体部分６６に対してずれて
いるため、１つの導体６３のリング形導体部６６が別の
導体６２の単線状の接続導体６８に直接隣接する位置に
くるので、隣接する導体６０、６１、６２、６３が相互
に近接して配置される。これにより、隣接する導体６
０、６１、６２、６３を、導体の最小分離間隔の基本寸
法に違反することなく、それまで図２に示す従来技術の
２本歯の設計で可能であったよりも近接して配置するこ
とが可能となる。
ング形素子の適用例および利点が、いっそうよく理解さ
れるであろう。図５は、複数のワード線ドライバ回路を
収容するメモリＩＣの一領域のレイアウトの簡略図であ
る。図５に示すように、１つの導体、例えば導体６３の
リング形ゲート導体部分６６が、隣接する導体、例えば
導体６２のリング形ゲート導体部分６６に対してずれて
いるため、１つの導体６３のリング形導体部６６が別の
導体６２の単線状の接続導体６８に直接隣接する位置に
くるので、隣接する導体６０、６１、６２、６３が相互
に近接して配置される。これにより、隣接する導体６
０、６１、６２、６３を、導体の最小分離間隔の基本寸
法に違反することなく、それまで図２に示す従来技術の
２本歯の設計で可能であったよりも近接して配置するこ
とが可能となる。
【００２４】図６は、本発明の実施形態のレイアウトを
示す物理的輪郭線図である。図６に示すように、導体７
０は、その中に配置されたドレイン領域の接点７２を囲
むリング形導体部分７１を含む。なお、図６では、図４
と異なり、各リング形部分７１が完全に閉じたリングと
して形成されておらず、隣接する部分７１の対７８で完
全に閉じたリングを形成していることに留意されたい。
能動半導体領域のソース領域への接点は、接続導体７４
に隣接する接点７６に形成される。リング形導体部分７
１の対７８は、単線状の接続導体７４によって、リング
形導体部分７１の連続する別の対に接合される。
示す物理的輪郭線図である。図６に示すように、導体７
０は、その中に配置されたドレイン領域の接点７２を囲
むリング形導体部分７１を含む。なお、図６では、図４
と異なり、各リング形部分７１が完全に閉じたリングと
して形成されておらず、隣接する部分７１の対７８で完
全に閉じたリングを形成していることに留意されたい。
能動半導体領域のソース領域への接点は、接続導体７４
に隣接する接点７６に形成される。リング形導体部分７
１の対７８は、単線状の接続導体７４によって、リング
形導体部分７１の連続する別の対に接合される。
【００２５】各ワード線ドライバ回路内でＩＧＦＥＴ素
子のリング形レイアウトになっている結果、リング形ゲ
ート導体部分７１は、図１、図２、または図３に示すレ
イアウトに比べて単位能動領域当たりの長さが増大す
る。ゲート導体部分７１の長さが増大した結果、それに
よって形成されるＩＧＦＥＴのトランジスタ幅Ｗが増大
する。同時に、リング形ゲート導体７１は、ワード線ド
ライバ回路に必要な能動領域の大きさを増加させずに、
ＰＦＥＴ素子の長さの非縮小可能性を可能にするために
そのＤＲＡＭ世代の基本寸法よりもかなり大きい幅にパ
ターン化することができる。さらに、有利なトランジス
タの幅対長さ（Ｗ／Ｌ）比が維持され、それによって望
ましい電流スループットが維持される。また、図６から
理解されるように、隣接するワード線ドライバ導体７０
は、Ｍ０配線レベルの導体の間隔と一致する４Ｆの間隔
を維持し、スタガ４構成のドライバ回路を使用すること
が可能になる。
子のリング形レイアウトになっている結果、リング形ゲ
ート導体部分７１は、図１、図２、または図３に示すレ
イアウトに比べて単位能動領域当たりの長さが増大す
る。ゲート導体部分７１の長さが増大した結果、それに
よって形成されるＩＧＦＥＴのトランジスタ幅Ｗが増大
する。同時に、リング形ゲート導体７１は、ワード線ド
ライバ回路に必要な能動領域の大きさを増加させずに、
ＰＦＥＴ素子の長さの非縮小可能性を可能にするために
そのＤＲＡＭ世代の基本寸法よりもかなり大きい幅にパ
ターン化することができる。さらに、有利なトランジス
タの幅対長さ（Ｗ／Ｌ）比が維持され、それによって望
ましい電流スループットが維持される。また、図６から
理解されるように、隣接するワード線ドライバ導体７０
は、Ｍ０配線レベルの導体の間隔と一致する４Ｆの間隔
を維持し、スタガ４構成のドライバ回路を使用すること
が可能になる。
【００２６】リング形導体部分７１から生じるＩＧＦＥ
Ｔ素子の幅の増加は、隣接する導体間の間隔を増加する
ことなく（４Ｆに維持される）達成される。図２に示す
レイアウトに比べて、図６に示すワード線ドライバ回路
は、ｙ方向に増分的に拡大するだけであり（接続導体部
分７４が存在するため）、ｘ方向の回路７９の大きさは
実質的に減少し、それによってＩＣの連続する世代で所
望のスタガ４配列を維持することが可能になる。したが
って、その結果得られるワード線ドライバ回路７９は高
い電流出力を持ち、ｘ方向でもｙ方向でも能動半導体の
面積が節約される。
Ｔ素子の幅の増加は、隣接する導体間の間隔を増加する
ことなく（４Ｆに維持される）達成される。図２に示す
レイアウトに比べて、図６に示すワード線ドライバ回路
は、ｙ方向に増分的に拡大するだけであり（接続導体部
分７４が存在するため）、ｘ方向の回路７９の大きさは
実質的に減少し、それによってＩＣの連続する世代で所
望のスタガ４配列を維持することが可能になる。したが
って、その結果得られるワード線ドライバ回路７９は高
い電流出力を持ち、ｘ方向でもｙ方向でも能動半導体の
面積が節約される。
【００２７】図７および図８は、図５および図６に示す
ワード線ドライバ回路のレイアウトの等価回路図であ
る。図７および図８に示すように、リング形導体ＩＧＦ
ＥＴ８０は対８１として配置される。各ＩＧＦＥＴ８０
は、供給電圧Ｖｐｐに結合された１つの端子（例えば、
好ましくはソース端子）およびワード線ドライバ回路に
よって駆動されるワード線に結合された他の端子（例え
ば、好ましくはドレイン端子）を有する。ＩＧＦＥＴ８
０の対８１の間に接続導体８４があり、これはリング形
導体部分と同じ材料で、例えばポリシリコンまたは好ま
しくはケイ化タングステンで形成することが好ましく、
図では抵抗Ｒで表される。
ワード線ドライバ回路のレイアウトの等価回路図であ
る。図７および図８に示すように、リング形導体ＩＧＦ
ＥＴ８０は対８１として配置される。各ＩＧＦＥＴ８０
は、供給電圧Ｖｐｐに結合された１つの端子（例えば、
好ましくはソース端子）およびワード線ドライバ回路に
よって駆動されるワード線に結合された他の端子（例え
ば、好ましくはドレイン端子）を有する。ＩＧＦＥＴ８
０の対８１の間に接続導体８４があり、これはリング形
導体部分と同じ材料で、例えばポリシリコンまたは好ま
しくはケイ化タングステンで形成することが好ましく、
図では抵抗Ｒで表される。
【００２８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２９】（１）物理的に中断されない基板の能動半
導体領域と、前記能動半導体領域上に配置された複数の
導体パターンであって、各導体パターンが１つまたは複
数のリング形部分を含み、前記リング形部分が素子拡散
接点領域を囲み、前記リング形部分がさらに絶縁ゲート
電界効果トランジスタ（ＩＧＦＥＴ）のゲート導体を形
成する複数の導体パターンとを含む、駆動能力が向上し
たドライバ構成。 （２）前記リング形部分が１つのほぼ最小フィーチャ・
サイズＦの幅を有する導体パターンで形成される、上記
（１）に記載の構成。 （３）隣接する導体パターン間の間隔が約４Ｆ以下であ
る、上記（１）に記載の構成。 （４）前記複数の導体パターンが第１および第２のほぼ
平行な導体パターンを含み、前記第１導体パターンの前
記リング形部分が前記第２導体パターンの単線状の部分
に隣接して形成され、前記第２導体パターンの前記リン
グ形部分が前記第１導体パターンの単線状の部分に隣接
して形成される、上記（１）に記載の構成。 （５）前記１つまたは複数のリング形部分が単線状の部
分の間に挟まれ、前記単線状の部分がゲート接続トラン
ジスタ間の接続を形成する、上記（１）に記載の構成。 （６）線を駆動するドライバ構成であって、物理的に中
断されない基板の能動半導体領域と、前記能動半導体領
域上に配置された導体パターンのリング形部分によって
形成され、線選択電圧を受け取るように結合された直列
接続ゲート端子ならびに供給電圧および前記線にそれぞ
れ結合された並列接続のソース端子およびドレイン端子
を有する複数の絶縁ゲート電界効果トランジスタ（ＩＦ
ＧＥＴ）とを含む構成。 （７）前記線がワード線を備える、上記（６）に記載の
構成。 （８）前記導体パターンが最小フィーチャ・サイズＦよ
り大きい幅Ｗを有し、隣接する導体パターン間の前記間
隔が４Ｗ以下である、上記（６）に記載の構成。 （９）前記ドレイン端子が前記リング形部分内のドレイ
ン領域接点によって形成される、上記（７）に記載の構
成。
導体領域と、前記能動半導体領域上に配置された複数の
導体パターンであって、各導体パターンが１つまたは複
数のリング形部分を含み、前記リング形部分が素子拡散
接点領域を囲み、前記リング形部分がさらに絶縁ゲート
電界効果トランジスタ（ＩＧＦＥＴ）のゲート導体を形
成する複数の導体パターンとを含む、駆動能力が向上し
たドライバ構成。 （２）前記リング形部分が１つのほぼ最小フィーチャ・
サイズＦの幅を有する導体パターンで形成される、上記
（１）に記載の構成。 （３）隣接する導体パターン間の間隔が約４Ｆ以下であ
る、上記（１）に記載の構成。 （４）前記複数の導体パターンが第１および第２のほぼ
平行な導体パターンを含み、前記第１導体パターンの前
記リング形部分が前記第２導体パターンの単線状の部分
に隣接して形成され、前記第２導体パターンの前記リン
グ形部分が前記第１導体パターンの単線状の部分に隣接
して形成される、上記（１）に記載の構成。 （５）前記１つまたは複数のリング形部分が単線状の部
分の間に挟まれ、前記単線状の部分がゲート接続トラン
ジスタ間の接続を形成する、上記（１）に記載の構成。 （６）線を駆動するドライバ構成であって、物理的に中
断されない基板の能動半導体領域と、前記能動半導体領
域上に配置された導体パターンのリング形部分によって
形成され、線選択電圧を受け取るように結合された直列
接続ゲート端子ならびに供給電圧および前記線にそれぞ
れ結合された並列接続のソース端子およびドレイン端子
を有する複数の絶縁ゲート電界効果トランジスタ（ＩＦ
ＧＥＴ）とを含む構成。 （７）前記線がワード線を備える、上記（６）に記載の
構成。 （８）前記導体パターンが最小フィーチャ・サイズＦよ
り大きい幅Ｗを有し、隣接する導体パターン間の前記間
隔が４Ｗ以下である、上記（６）に記載の構成。 （９）前記ドレイン端子が前記リング形部分内のドレイ
ン領域接点によって形成される、上記（７）に記載の構
成。
【図１】ワード線ドライバの機能を実行することができ
る単純な絶縁電界効果トランジスタ（ＩＦＧＥＴ）１０
のレイアウトを示す図である。
る単純な絶縁電界効果トランジスタ（ＩＦＧＥＴ）１０
のレイアウトを示す図である。
【図２】「２フィンガ」形ＩＧＦＥＴ部分を有するワー
ド線ドライバ回路のレイアウトを示す図である。
ド線ドライバ回路のレイアウトを示す図である。
【図３】本発明に先行するが、法的定義の下で従来技術
とは認められないＤＲＡＭ ＩＣのワード線ドライバ回
路部のゲート導体のレイアウトを示す物理的等高線図で
ある。
とは認められないＤＲＡＭ ＩＣのワード線ドライバ回
路部のゲート導体のレイアウトを示す物理的等高線図で
ある。
【図４】本発明のワード線ドライバ回路４０の一実施形
態におけるゲート導体の物理的レイアウトを示す図であ
る。
態におけるゲート導体の物理的レイアウトを示す図であ
る。
【図５】メモリＩＣの複数のワード線ドライバ回路を含
む領域のレイアウトを示す図である。
む領域のレイアウトを示す図である。
【図６】本発明の一実施形態のレイアウトを示す物理的
等高線図である。
等高線図である。
【図７】図５に示したワード線ドライバ回路のレイアウ
トの等価回路図である。
トの等価回路図である。
【図８】図５に示したワード線ドライバ回路のレイアウ
トの等価回路図である。
トの等価回路図である。
４０ ワード線ドライバ回路 ４２ リング形ＩＧＦＥＴ素子 ４４ リング形ゲート導体 ４６ ドレイン領域 ４８ ソース領域
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591209109 シーメンス・アクチェンゲゼルシャフト ＳＩＥＭＥＮＳ ＡＫＴＩＥＮＧＥＳＥＬ ＬＳＣＨＡＦＴ ドイツ連邦共和国、80333 ミュンヘン、 ヴィッテルズバッハ・プラッツ ２ (72)発明者 ハインツ・ヘーニヒシュミット アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォールズ タウン・ビュ ー・ドライブ 203 (72)発明者 ドミトリー・ネティス アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォールズ チェルシー・ ケイ 503
Claims (9)
- 【請求項１】物理的に中断されない基板の能動半導体領
域と、 前記能動半導体領域上に配置された複数の導体パターン
であって、各導体パターンが１つまたは複数のリング形
部分を含み、前記リング形部分が素子拡散接点領域を囲
み、前記リング形部分がさらに絶縁ゲート電界効果トラ
ンジスタ（ＩＧＦＥＴ）のゲート導体を形成する複数の
導体パターンとを含む、駆動能力が向上したドライバ構
成。 - 【請求項２】前記リング形部分が１つのほぼ最小フィー
チャ・サイズＦの幅を有する導体パターンで形成され
る、請求項１に記載の構成。 - 【請求項３】隣接する導体パターン間の間隔が約４Ｆ以
下である、請求項１に記載の構成。 - 【請求項４】前記複数の導体パターンが第１および第２
のほぼ平行な導体パターンを含み、前記第１導体パター
ンの前記リング形部分が前記第２導体パターンの単線状
の部分に隣接して形成され、前記第２導体パターンの前
記リング形部分が前記第１導体パターンの単線状の部分
に隣接して形成される、請求項１に記載の構成。 - 【請求項５】前記１つまたは複数のリング形部分が単線
状の部分の間に挟まれ、前記単線状の部分がゲート接続
トランジスタ間の接続を形成する、請求項１に記載の構
成。 - 【請求項６】線を駆動するドライバ構成であって、 物理的に中断されない基板の能動半導体領域と、 前記能動半導体領域上に配置された導体パターンのリン
グ形部分によって形成され、線選択電圧を受け取るよう
に結合された直列接続ゲート端子ならびに供給電圧およ
び前記線にそれぞれ結合された並列接続のソース端子お
よびドレイン端子を有する複数の絶縁ゲート電界効果ト
ランジスタ（ＩＦＧＥＴ）とを含む構成。 - 【請求項７】前記線がワード線を備える、請求項６に記
載の構成。 - 【請求項８】前記導体パターンが最小フィーチャ・サイ
ズＦより大きい幅Ｗを有し、隣接する導体パターン間の
前記間隔が４Ｗ以下である、請求項６に記載の構成。 - 【請求項９】前記ドレイン端子が前記リング形部分内の
ドレイン領域接点によって形成される、請求項７に記載
の構成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/139,514 US6236258B1 (en) | 1998-08-25 | 1998-08-25 | Wordline driver circuit using ring-shaped devices |
| US09/139514 | 1998-08-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000077630A true JP2000077630A (ja) | 2000-03-14 |
| JP3304317B2 JP3304317B2 (ja) | 2002-07-22 |
Family
ID=22487032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21500599A Expired - Fee Related JP3304317B2 (ja) | 1998-08-25 | 1999-07-29 | リング形ゲート導体を使用するドライバ回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6236258B1 (ja) |
| EP (1) | EP0982777B1 (ja) |
| JP (1) | JP3304317B2 (ja) |
| KR (1) | KR100375885B1 (ja) |
| AT (1) | ATE276587T1 (ja) |
| DE (1) | DE69920121T2 (ja) |
| TW (1) | TW421877B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001319979A (ja) * | 2000-05-08 | 2001-11-16 | Nec Microsystems Ltd | 半導体集積回路装置のコンタクト配置構造 |
| JP2006163342A (ja) * | 2004-12-02 | 2006-06-22 | Hynix Semiconductor Inc | フォトマスク及びこれを用いたパターン製造方法 |
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|---|---|---|---|---|
| DE10203152C1 (de) * | 2002-01-28 | 2003-10-23 | Infineon Technologies Ag | Speichervorrichtung |
| US6768143B1 (en) | 2003-08-26 | 2004-07-27 | International Business Machines Corporation | Structure and method of making three finger folded field effect transistors having shared junctions |
| JP4632287B2 (ja) * | 2003-10-06 | 2011-02-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| US7960833B2 (en) | 2003-10-22 | 2011-06-14 | Marvell World Trade Ltd. | Integrated circuits and interconnect structure for integrated circuits |
| US7851872B2 (en) | 2003-10-22 | 2010-12-14 | Marvell World Trade Ltd. | Efficient transistor structure |
| EP2030237B1 (en) * | 2006-05-08 | 2011-02-09 | Marvell World Trade Ltd. | Efficient transistor structure |
| CN101452936B (zh) * | 2007-12-06 | 2011-12-14 | 上海华虹Nec电子有限公司 | 单源多漏的mos器件 |
| KR101857729B1 (ko) * | 2011-06-17 | 2018-06-20 | 삼성전자주식회사 | 반도체 장치 |
| KR102643111B1 (ko) | 2016-07-05 | 2024-03-04 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법 |
| CN107134485B (zh) * | 2017-06-27 | 2019-11-12 | 成都海威华芯科技有限公司 | 一种环形fet器件 |
| CN107342316B (zh) * | 2017-06-27 | 2019-11-12 | 成都海威华芯科技有限公司 | 一种矩阵排列的环形fet器件 |
| US10846458B2 (en) * | 2018-08-30 | 2020-11-24 | Taiwan Semiconductor Manufacturing Company Ltd. | Engineering change order cell structure having always-on transistor |
| US10748600B2 (en) * | 2018-12-11 | 2020-08-18 | Micron Technologies, Inc. | Phase charge sharing reduction |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53138281A (en) * | 1977-05-09 | 1978-12-02 | Nec Corp | Insulated-gate field effect transistor |
| DE3065928D1 (en) * | 1979-01-25 | 1984-01-26 | Nec Corp | Semiconductor memory device |
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