JPH07105449B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07105449B2 JPH07105449B2 JP2037100A JP3710090A JPH07105449B2 JP H07105449 B2 JPH07105449 B2 JP H07105449B2 JP 2037100 A JP2037100 A JP 2037100A JP 3710090 A JP3710090 A JP 3710090A JP H07105449 B2 JPH07105449 B2 JP H07105449B2
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- Japan
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- memory cell
- gate
- polysilicon
- transistor
- bit line
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置におけるスタティックRAMの
メモリセルに関するものである。
メモリセルに関するものである。
〔従来の技術〕 第７図（ａ）は従来の半導体記憶装置の一例を示すブロ
ック図である。１は行アドレス入力、２は行アドレス入
力１を増幅または反転するための行アドレスバッファ、
３は行アドレス入力１に与えられた行アドレス信号を復
号化するための行アドレスデコーダ、４は列アドレス入
力、５は列アドレス入力４を増幅または反転するための
列アドレスバッファ、６は列アドレス入力４に与えられ
た列アドレス信号を復号化するための列アドレスデコー
ダ、７は情報を記憶するメモリセルがマトリクス状に配
列されたメモリセルアレイ、８はマルチプレクサであ
る。
ック図である。１は行アドレス入力、２は行アドレス入
力１を増幅または反転するための行アドレスバッファ、
３は行アドレス入力１に与えられた行アドレス信号を復
号化するための行アドレスデコーダ、４は列アドレス入
力、５は列アドレス入力４を増幅または反転するための
列アドレスバッファ、６は列アドレス入力４に与えられ
た列アドレス信号を復号化するための列アドレスデコー
ダ、７は情報を記憶するメモリセルがマトリクス状に配
列されたメモリセルアレイ、８はマルチプレクサであ
る。
また９は小振幅の読出し電圧を感知増幅するセンスアン
プ、10はセンスアンプ９の出力をさらに半導体記憶装置
の外部に取り出すレベルまで増幅するための出力データ
バッファ、11は読出しデータ出力、12は書込みデータ入
力、13は書込みデータ入力に与えられた信号を増幅する
ための入力データバッファ、14はチップ選択入力、15は
読出し／書込み制御入力、16はチップの選択／非選択と
データの読出し／書込みモードに応じてセンスアンプ9,
出力データバッファ10,書込みデータバッファ13などを
制御する読出し／書込み制御回路である。
プ、10はセンスアンプ９の出力をさらに半導体記憶装置
の外部に取り出すレベルまで増幅するための出力データ
バッファ、11は読出しデータ出力、12は書込みデータ入
力、13は書込みデータ入力に与えられた信号を増幅する
ための入力データバッファ、14はチップ選択入力、15は
読出し／書込み制御入力、16はチップの選択／非選択と
データの読出し／書込みモードに応じてセンスアンプ9,
出力データバッファ10,書込みデータバッファ13などを
制御する読出し／書込み制御回路である。
第７図（ｂ）は第７図（ａ）の半導体記憶装置のメモリ
セル周辺部を示したものである。ここでは簡単のため２
行２列の構成のものを示している。第７図（ｂ）におい
て、20a,20bと21a,21bはビット線対であり、22と23は行
アドレスデコーダ３の出力点に接続されたワード線、24
a〜24dはワード線22,23とビット線対20a,20b及び21a,21
bとの交点に配置されたメモリセル、25a,25bと26a,26b
は一端を電源18に他端をビット線に接続されたビット線
負荷である。
セル周辺部を示したものである。ここでは簡単のため２
行２列の構成のものを示している。第７図（ｂ）におい
て、20a,20bと21a,21bはビット線対であり、22と23は行
アドレスデコーダ３の出力点に接続されたワード線、24
a〜24dはワード線22,23とビット線対20a,20b及び21a,21
bとの交点に配置されたメモリセル、25a,25bと26a,26b
は一端を電源18に他端をビット線に接続されたビット線
負荷である。
また、27a,27bと28a,28bは第７図（ａ）の列アドレスデ
コーダ６の出力信号がゲートに入力され、ドレインまた
はソースがそれぞれビット線20a,20bと21a,21bに接続さ
れ、ソースまたはドレインが入／出力線（以後I/O線と
いう）対29a,29bに共通に接続され、第７図（ａ）のマ
ルチプレクサ８を構成するトランスファゲートであり、
９はI/O線対29a,29bの電位差を検出するセンスアンプ、
10はセンスアンプ９の出力を増幅する出力バッファであ
る。
コーダ６の出力信号がゲートに入力され、ドレインまた
はソースがそれぞれビット線20a,20bと21a,21bに接続さ
れ、ソースまたはドレインが入／出力線（以後I/O線と
いう）対29a,29bに共通に接続され、第７図（ａ）のマ
ルチプレクサ８を構成するトランスファゲートであり、
９はI/O線対29a,29bの電位差を検出するセンスアンプ、
10はセンスアンプ９の出力を増幅する出力バッファであ
る。
上記第７図（ｂ）のメモリセル24は一対のインバータ回
路からなるフリップフロップ回路により構成されてお
り、例えば第７図（ｃ）に示す高抵抗負荷型NMOSメモリ
セルや第７図（ｄ）に示すCMOS型メモリセルが用いられ
る。
路からなるフリップフロップ回路により構成されてお
り、例えば第７図（ｃ）に示す高抵抗負荷型NMOSメモリ
セルや第７図（ｄ）に示すCMOS型メモリセルが用いられ
る。
第７図（ｃ），（ｄ）において、41a,41bはドレインを
記憶ノード45a,45bに、ゲートを互いに他方のドレイン
に、ソースを接地19に接続したＮチャネルのドライバト
ランジスタ、42a,42bはドレインまたはソースを記憶ノ
ード45a,45bに、ゲートをワード線22または23に、ソー
スまたはドレインをビット線20a,20bまたは21a,21bに接
続したＮチャネルのアクセストランジスタ、43a,43bは
一端を電源18に、他端を記憶ノード45a,45bに接続した
負荷抵抗、44a,44bはドレインを記憶ノード45a,45bに、
ゲートを互いに他のドレインに、ソースを電源18に接続
したＰチャネルトランジスタである。
記憶ノード45a,45bに、ゲートを互いに他方のドレイン
に、ソースを接地19に接続したＮチャネルのドライバト
ランジスタ、42a,42bはドレインまたはソースを記憶ノ
ード45a,45bに、ゲートをワード線22または23に、ソー
スまたはドレインをビット線20a,20bまたは21a,21bに接
続したＮチャネルのアクセストランジスタ、43a,43bは
一端を電源18に、他端を記憶ノード45a,45bに接続した
負荷抵抗、44a,44bはドレインを記憶ノード45a,45bに、
ゲートを互いに他のドレインに、ソースを電源18に接続
したＰチャネルトランジスタである。
第７図（ｃ）のメモリセルのレイアウトの一例を第７図
（ｅ）に示す。図において、81は分離領域で、分離領域
81に囲まれた部分が活性領域82となっている。83はポリ
シリコンまたはシリサイドからなる第１ポリシリコン、
84は活性領域82または第１ポリシリコン83に共通にコン
タクトするためのシェアドコンタクト、85はシェアドコ
ンタクト84を介して活性領域82または第１ポリシリコン
83同士を接続するポリシリコンまたはシリサイドからな
る第２ポリシリコン、86は第２ポリシリコン85上に設け
られた第２ポリシリコンコンタクト、87は高抵抗ポリシ
リコン（第３ポリシリコン）、88はアルミコンタクト、
89はアルミである。
（ｅ）に示す。図において、81は分離領域で、分離領域
81に囲まれた部分が活性領域82となっている。83はポリ
シリコンまたはシリサイドからなる第１ポリシリコン、
84は活性領域82または第１ポリシリコン83に共通にコン
タクトするためのシェアドコンタクト、85はシェアドコ
ンタクト84を介して活性領域82または第１ポリシリコン
83同士を接続するポリシリコンまたはシリサイドからな
る第２ポリシリコン、86は第２ポリシリコン85上に設け
られた第２ポリシリコンコンタクト、87は高抵抗ポリシ
リコン（第３ポリシリコン）、88はアルミコンタクト、
89はアルミである。
ここで、85aはメモリセルの電源線で、89a,82a,82bはメ
モリセルの接地となる部分である。またトランジスタ41
aはドレイン82c,ゲート83a,ソース82aから、トランジス
タ41bはドレイン82d,ゲート83b,ソース82bから、トラン
ジスタ42aはドレイン82g,ゲート83c,ソース82cから、ト
ランジスタ42bはドレイン82f,ゲート83c,ソース82eか
ら、抵抗43a,43bはそれぞれ高抵抗ポリシリコン87a,87b
からなっており、83cはワード線を、89b,89cはビット線
を構成している。
モリセルの接地となる部分である。またトランジスタ41
aはドレイン82c,ゲート83a,ソース82aから、トランジス
タ41bはドレイン82d,ゲート83b,ソース82bから、トラン
ジスタ42aはドレイン82g,ゲート83c,ソース82cから、ト
ランジスタ42bはドレイン82f,ゲート83c,ソース82eか
ら、抵抗43a,43bはそれぞれ高抵抗ポリシリコン87a,87b
からなっており、83cはワード線を、89b,89cはビット線
を構成している。
第７図（ｆ）は第７図（ｅ）のメモリセルアレイのうち
２行８列分を示している。この図においては、わからや
すくするため、分離領域81,第１ポリシリコン83,コンタ
クト88,アルミ89のみ図示している。図において、89aは
４列毎に設けられた接地線のアルミ、89b,89cはビット
線対のアルミである。この例では、メモリセルの接地電
位はレイアウト面積低減のため、４列毎に設けられたア
ルミと、それに垂直方向に走る帯状の拡散領域とを介し
て与えられている。
２行８列分を示している。この図においては、わからや
すくするため、分離領域81,第１ポリシリコン83,コンタ
クト88,アルミ89のみ図示している。図において、89aは
４列毎に設けられた接地線のアルミ、89b,89cはビット
線対のアルミである。この例では、メモリセルの接地電
位はレイアウト面積低減のため、４列毎に設けられたア
ルミと、それに垂直方向に走る帯状の拡散領域とを介し
て与えられている。
次に動作について第８図の動作タイミング図を参照しな
がら説明する。メモリセル24aを選択する場合には、行
アドレス入力１から選択すべきメモリセル24aが位置す
る行に対応した行アドレス信号が入力され、メモリセル
24aが接続されたワード線22が選択（例えばHigh）レベ
ルになり、他のワード線23は非選択（例えばLow）レベ
ルにされる。同様にビット線の選択も列アドレス入力４
から、選択すべきメモリセル24aとそのメモリセル24aが
接続されビット線対20a,20bとが位置する列に対応した
列アドレス信号が入力され、そのビット線対20a,20bに
接続されたトランスファゲート27a,27bのみが導通し、
これにより選択されたビット線20a,20bのみI/O線対29a,
29bに接続され、他のビット線21a,21bは非選択となり、
I/O線対29a,29bから切り離される。
がら説明する。メモリセル24aを選択する場合には、行
アドレス入力１から選択すべきメモリセル24aが位置す
る行に対応した行アドレス信号が入力され、メモリセル
24aが接続されたワード線22が選択（例えばHigh）レベ
ルになり、他のワード線23は非選択（例えばLow）レベ
ルにされる。同様にビット線の選択も列アドレス入力４
から、選択すべきメモリセル24aとそのメモリセル24aが
接続されビット線対20a,20bとが位置する列に対応した
列アドレス信号が入力され、そのビット線対20a,20bに
接続されたトランスファゲート27a,27bのみが導通し、
これにより選択されたビット線20a,20bのみI/O線対29a,
29bに接続され、他のビット線21a,21bは非選択となり、
I/O線対29a,29bから切り離される。
次に選択されたメモリセル24aの読出し動作について説
明する。
明する。
いま、メモリセルの記憶ノード45aがHighレベルであ
り、記憶ノード45bがLowレベルであるとする。このと
き、メモリセルの一方のドライバトランジスタ41aは非
導通状態にあり、他方のドライバトランジスタ41bは導
通状態にある。ワード線22がHighで選択された状態にあ
るから、メモリセルのアクセストランジスタ42a,42bは
ともに導通状態にある。従って、電源18,ビット線負荷2
5b,ビット線20b,アクセストランジスタ42b,ドライバト
ランジスタ41b,接地19の経路に直流電流が発生する。し
かし、もう一方の経路である電源18,ビット線負荷25a,
ビット線20a,アクセストランジスタ42a,ドライバトラン
ジスタ41a,接地19の経路ではドライバトランジスタ41a
が非導通であるので直流電流は流れない。
り、記憶ノード45bがLowレベルであるとする。このと
き、メモリセルの一方のドライバトランジスタ41aは非
導通状態にあり、他方のドライバトランジスタ41bは導
通状態にある。ワード線22がHighで選択された状態にあ
るから、メモリセルのアクセストランジスタ42a,42bは
ともに導通状態にある。従って、電源18,ビット線負荷2
5b,ビット線20b,アクセストランジスタ42b,ドライバト
ランジスタ41b,接地19の経路に直流電流が発生する。し
かし、もう一方の経路である電源18,ビット線負荷25a,
ビット線20a,アクセストランジスタ42a,ドライバトラン
ジスタ41a,接地19の経路ではドライバトランジスタ41a
が非導通であるので直流電流は流れない。
このとき直流電流の流れない方のビット線20aの電位は
ビット線負荷トランジスタ25a,25b,26a,26bの閾値電圧
をVthとすると、電源電位−Vthとなる。また、直流電流
の流れる方のビット線20bの電位はドライバトランジス
タ41b,アクセストランジスタ42bとビット線負荷25bの導
通抵抗で抵抗分割されて、電源電位−VthからΔＶだけ
電位が低下し、電源電位−Vth−ΔＶになる。ここでΔ
Ｖはビット線振幅と呼ばれ、通常50mV〜500mV程度であ
り、ビット線負荷の大きさにより調整される。このビッ
ト線振幅はトランスファゲート27a,27bを介してI/O線29
a,29bに現れ、これをセンスアンプ９により増幅し、さ
らに出力バッファ10で増幅し、データ出力11として読み
出される。なお、読出しの場合には入力データバッファ
13は読出し／書込み制御回路16によりI/O線対29a,29bを
駆動しないようにしている。
ビット線負荷トランジスタ25a,25b,26a,26bの閾値電圧
をVthとすると、電源電位−Vthとなる。また、直流電流
の流れる方のビット線20bの電位はドライバトランジス
タ41b,アクセストランジスタ42bとビット線負荷25bの導
通抵抗で抵抗分割されて、電源電位−VthからΔＶだけ
電位が低下し、電源電位−Vth−ΔＶになる。ここでΔ
Ｖはビット線振幅と呼ばれ、通常50mV〜500mV程度であ
り、ビット線負荷の大きさにより調整される。このビッ
ト線振幅はトランスファゲート27a,27bを介してI/O線29
a,29bに現れ、これをセンスアンプ９により増幅し、さ
らに出力バッファ10で増幅し、データ出力11として読み
出される。なお、読出しの場合には入力データバッファ
13は読出し／書込み制御回路16によりI/O線対29a,29bを
駆動しないようにしている。
書込みの場合には、Lowデータを書き込む側のビット線
の電位を強制的に低電位に引き下げ、他方のビット線の
電位を高電位に引き上げることにより書込みを行う。例
えば、メモリセル24aに反転データを書き込むには、デ
ータ入力バッファ13により一方のI/O線29aをLowレベル
に、他方のI/O線29bをHighレベルにし、一方のビット線
20aをLowレベルに、他方のビット線20bをHighレベルに
することにより書込み動作を行う。
の電位を強制的に低電位に引き下げ、他方のビット線の
電位を高電位に引き上げることにより書込みを行う。例
えば、メモリセル24aに反転データを書き込むには、デ
ータ入力バッファ13により一方のI/O線29aをLowレベル
に、他方のI/O線29bをHighレベルにし、一方のビット線
20aをLowレベルに、他方のビット線20bをHighレベルに
することにより書込み動作を行う。
ところで、スタティックRAMにおいて、スタンバイ状態
の電流値は（１つ当たりのメモリセルを流れる電流）×
（メモリセル数）で決まる。第６図には、高抵抗負荷型
メモリセルを例に示した。今、記憶ノード45aが“H"、
記憶ノード45bが“L"を保持しているとする。“H"側の
ノードにゲートがつながったトランジスタ41bはON状態
なので、抵抗43b,ドライバトランジスタ41bを通して電
流Ｉが流れる。この電流値は抵抗43bの抵抗値で決まっ
ている。つまり、スタンバイ電流値は抵抗値で決まって
いる。集積度を増してもスタンバイ電流を一定にするに
は抵抗値を集積度に合わせて上げていけばよい。
の電流値は（１つ当たりのメモリセルを流れる電流）×
（メモリセル数）で決まる。第６図には、高抵抗負荷型
メモリセルを例に示した。今、記憶ノード45aが“H"、
記憶ノード45bが“L"を保持しているとする。“H"側の
ノードにゲートがつながったトランジスタ41bはON状態
なので、抵抗43b,ドライバトランジスタ41bを通して電
流Ｉが流れる。この電流値は抵抗43bの抵抗値で決まっ
ている。つまり、スタンバイ電流値は抵抗値で決まって
いる。集積度を増してもスタンバイ電流を一定にするに
は抵抗値を集積度に合わせて上げていけばよい。
このように従来のスタティックRAMでは、集積度が増す
に従い、抵抗値も上げていったが、ドライバトランジス
タ41a（記憶データが逆の場合、41b）のOFF時にもリー
ク電流ILが流れるため、リーク電流ILが抵抗を流れる電
流IR程度及びそれ以上になるとメモリセルの“H"側のデ
ータ保持ができなくなうという問題点があった。
に従い、抵抗値も上げていったが、ドライバトランジス
タ41a（記憶データが逆の場合、41b）のOFF時にもリー
ク電流ILが流れるため、リーク電流ILが抵抗を流れる電
流IR程度及びそれ以上になるとメモリセルの“H"側のデ
ータ保持ができなくなうという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、メモリセルの“H"側のデータ保持を安定に行
うことができる半導体記憶装置を得ることを目的とす
る。
たもので、メモリセルの“H"側のデータ保持を安定に行
うことができる半導体記憶装置を得ることを目的とす
る。
この発明に係る半導体記憶装置は、メモリセルを構成す
るドライバトランジスタを、ゲートの一部にリング形
状、もしくは半円形状の曲線部を有し、該曲線部の内側
及び外側にそれぞれソース，ドレイン領域を形成した構
造としたものである。
るドライバトランジスタを、ゲートの一部にリング形
状、もしくは半円形状の曲線部を有し、該曲線部の内側
及び外側にそれぞれソース，ドレイン領域を形成した構
造としたものである。
この発明においては、メモリセルを構成するドライバト
ランジスタのゲートの一部を、リング形状にあるいは半
円形状に曲げ、該リング形状あるいは半円形状の内側及
び外側にドレイン，ソース領域を形成したから、隣接す
るドライバトランジスタがゲートにより分離されること
となる。このため上記トランジスタ間の分離領域を不要
として分離長を短縮でき、これによりリーク電流を低減
して、メモリセルの“H"側のデータ保持を安定にするこ
とができる。
ランジスタのゲートの一部を、リング形状にあるいは半
円形状に曲げ、該リング形状あるいは半円形状の内側及
び外側にドレイン，ソース領域を形成したから、隣接す
るドライバトランジスタがゲートにより分離されること
となる。このため上記トランジスタ間の分離領域を不要
として分離長を短縮でき、これによりリーク電流を低減
して、メモリセルの“H"側のデータ保持を安定にするこ
とができる。
以下、本発明の実施例を図について説明する。
第１図，第２図は本発明の第１の実施例による半導体記
憶装置の説明図であり、単体のメモリセルのレイアウト
を示している。第１図には基板から第２ポリシリコンの
層までの各層の平面配置構造を、第２図には基板から最
上層のアルミ層までの各層の平面配置構造を示してい
る。
憶装置の説明図であり、単体のメモリセルのレイアウト
を示している。第１図には基板から第２ポリシリコンの
層までの各層の平面配置構造を、第２図には基板から最
上層のアルミ層までの各層の平面配置構造を示してい
る。
第１図において、81は分離領域で、該分離領域81以外の
部分が活性領域82となっている。83はポリシリコンまた
はシリサイドからなる第１ポリシリコン（または第１ゲ
ートと呼ぶ）で、その一端にリング形状部が形成してあ
る。84は活性領域82または第１ポリシリコン83に共通に
コンタクトするためのシェアドコンタクト、85はシェア
ドコンタクト84を介して活性領域82または第１ポリシリ
コン83を接続する、ポリシリコンまたはシリサイドから
なる第２ポリシリコン（または第２ゲートと呼ぶ）であ
る。
部分が活性領域82となっている。83はポリシリコンまた
はシリサイドからなる第１ポリシリコン（または第１ゲ
ートと呼ぶ）で、その一端にリング形状部が形成してあ
る。84は活性領域82または第１ポリシリコン83に共通に
コンタクトするためのシェアドコンタクト、85はシェア
ドコンタクト84を介して活性領域82または第１ポリシリ
コン83を接続する、ポリシリコンまたはシリサイドから
なる第２ポリシリコン（または第２ゲートと呼ぶ）であ
る。
次に、第２図において、86は第２ポリシリコン85上に設
けられた第２ポリシリコンコンタクト、87は高抵抗値の
第３ポリシリコン（または第３ゲートと呼ぶ）、88はア
ルミコンタクト、89はアルミである。ここで、85aはメ
モリセルの電源線で、82g1はメモリセルの接地となる部
分である。
けられた第２ポリシリコンコンタクト、87は高抵抗値の
第３ポリシリコン（または第３ゲートと呼ぶ）、88はア
ルミコンタクト、89はアルミである。ここで、85aはメ
モリセルの電源線で、82g1はメモリセルの接地となる部
分である。
第７図（ｃ）の回路図に対応させてみると、トランジス
タ41aはドレイン82f1,ゲート83a,ソース82g1から、トラ
ンジスタ41bはドレイン82e1,ゲート83b,ソース82g1か
ら、トランジスタ42aはドレイン82a1,ゲート83c,ソース
82c1から、トランジスタ42bはドレイン82b1,ゲート83c,
ソース82d1から、抵抗43a,43bはそれぞれ高抵抗の第３
ポリシリコン87a,87bからなっており、83cはワード線
を、89a,89bはビット線を構成している。このように本
実施例では、メモリセルを構成するインバータ回路のド
ライバトランジスタ41a及び41bは、そのゲートの一端に
リング形状部を有し、該リング形状部の内側にドレイ
ン，外側にソースを形成した構造となっている。
タ41aはドレイン82f1,ゲート83a,ソース82g1から、トラ
ンジスタ41bはドレイン82e1,ゲート83b,ソース82g1か
ら、トランジスタ42aはドレイン82a1,ゲート83c,ソース
82c1から、トランジスタ42bはドレイン82b1,ゲート83c,
ソース82d1から、抵抗43a,43bはそれぞれ高抵抗の第３
ポリシリコン87a,87bからなっており、83cはワード線
を、89a,89bはビット線を構成している。このように本
実施例では、メモリセルを構成するインバータ回路のド
ライバトランジスタ41a及び41bは、そのゲートの一端に
リング形状部を有し、該リング形状部の内側にドレイ
ン，外側にソースを形成した構造となっている。
次に本発明の第１の実施例の作用効果について説明す
る。
る。
第３図には活性領域の面積を一定にしておき、それを囲
む分離領域の長さ，つまり分離長とその活性領域のリー
ク電流との関係を示している。分離長０のときのリーク
電流はジャンクションリークである。一般に分離による
リークはジャンクションリークの約100倍と大きい。こ
のため、分離長を減らすことはリーク電流を減らすこと
に大きな効果を持つ。
む分離領域の長さ，つまり分離長とその活性領域のリー
ク電流との関係を示している。分離長０のときのリーク
電流はジャンクションリークである。一般に分離による
リークはジャンクションリークの約100倍と大きい。こ
のため、分離長を減らすことはリーク電流を減らすこと
に大きな効果を持つ。
第１図及び第２図に示したメモリセルにおいては、ドラ
イバトランジスタ41a,41b間，つまり活性領域82e1,82f1
間の分離領域ををなくし、これらの活性領域を第１ポリ
シリコン83a及び83bで囲んでいる。このため分離による
リークが大幅に減っている。そしてこのことにより、メ
モリセルの記憶ノード“H"側のリークが従来に比べ減少
し、抵抗値を上げても安定な状態に保つことができる。
また、第１ポリシリコン83a,83bを湾曲させて上記活性
領域82e1,82f1を囲むことでゲート幅を長くとることが
できる。つまりゲート用ポリシリコンを素子分離とゲー
ト幅増大の両方に利用している。
イバトランジスタ41a,41b間，つまり活性領域82e1,82f1
間の分離領域ををなくし、これらの活性領域を第１ポリ
シリコン83a及び83bで囲んでいる。このため分離による
リークが大幅に減っている。そしてこのことにより、メ
モリセルの記憶ノード“H"側のリークが従来に比べ減少
し、抵抗値を上げても安定な状態に保つことができる。
また、第１ポリシリコン83a,83bを湾曲させて上記活性
領域82e1,82f1を囲むことでゲート幅を長くとることが
できる。つまりゲート用ポリシリコンを素子分離とゲー
ト幅増大の両方に利用している。
次に、本発明の第２の実施例を図について説明する。第
４図，第５図は本発明の第２の実施例装置における単体
のメモリセルのレイアウト図を示す。第４図には基板か
ら第２ポリシリコンまでの各層の平面配置構造を、第５
図には基板からアルミ層までの各層の平面配置構造を示
している。
４図，第５図は本発明の第２の実施例装置における単体
のメモリセルのレイアウト図を示す。第４図には基板か
ら第２ポリシリコンまでの各層の平面配置構造を、第５
図には基板からアルミ層までの各層の平面配置構造を示
している。
第４図，第５図において、81〜89は第１の実施例で説明
したものと全く同じである。第７図（ｃ）の回路図に対
応させてみると、トランジスタ41aはドレイン82d2,ゲー
ト83b,ソース82g2から、トランジスタ41bはドレイン82e
2,ゲート83a,ソース82g2から、トランジスタ42aはドレ
イン82b2,ゲート83c,ソース82d2から、トランジスタ42b
はドレイン82a2,ゲート83c,ソース82c2から、抵抗43a,4
3bはそれぞれ高抵抗ポリシリコン87a,87bからなってお
り、83cはワード線を、89a,89bはビット線を構成してい
る。そしてここでは、第１ポリシリコン83a,83b、つま
りドライバトランジスタ41a,41bのゲートの一端を半円
状に湾曲させ、該湾曲部の内側及び外側にドレイン，ソ
ース領域を形成している。
したものと全く同じである。第７図（ｃ）の回路図に対
応させてみると、トランジスタ41aはドレイン82d2,ゲー
ト83b,ソース82g2から、トランジスタ41bはドレイン82e
2,ゲート83a,ソース82g2から、トランジスタ42aはドレ
イン82b2,ゲート83c,ソース82d2から、トランジスタ42b
はドレイン82a2,ゲート83c,ソース82c2から、抵抗43a,4
3bはそれぞれ高抵抗ポリシリコン87a,87bからなってお
り、83cはワード線を、89a,89bはビット線を構成してい
る。そしてここでは、第１ポリシリコン83a,83b、つま
りドライバトランジスタ41a,41bのゲートの一端を半円
状に湾曲させ、該湾曲部の内側及び外側にドレイン，ソ
ース領域を形成している。
次に本発明の第２の実施例の作用効果について説明す
る。
る。
このメモリセルでは、第１ポリシリコン83a,83b、つま
りドライバトランジスタ41a,41bのゲートの一端を半円
状に湾曲させているので、従来分離領域で分離していた
ドライバトランジスタ41a,41b間をゲートで分離するこ
とが可能となる。このためドライバトランジスタ間の分
離領域をなくし、分離領域による分離長を短くすること
でリーク電流を減らすことができる。また、ゲートの一
端を湾曲させているため、各ドライバトランジスタ41a,
41bのゲート幅をかせぐことができる。
りドライバトランジスタ41a,41bのゲートの一端を半円
状に湾曲させているので、従来分離領域で分離していた
ドライバトランジスタ41a,41b間をゲートで分離するこ
とが可能となる。このためドライバトランジスタ間の分
離領域をなくし、分離領域による分離長を短くすること
でリーク電流を減らすことができる。また、ゲートの一
端を湾曲させているため、各ドライバトランジスタ41a,
41bのゲート幅をかせぐことができる。
なお、上記第１及び第２の実施例では、素子の分離技術
については触れていなかったが、これは通常、酸化膜分
離である。しかしこれに限るものではなく、他にはイン
ターナショナル エレクトロン デバイス ミーティン
グ（International electron devices meeting）1988の
テクニカル ダイジェスト（technical digest）p246〜
p249に示されているフィールドシールド分離を用いても
よい。
については触れていなかったが、これは通常、酸化膜分
離である。しかしこれに限るものではなく、他にはイン
ターナショナル エレクトロン デバイス ミーティン
グ（International electron devices meeting）1988の
テクニカル ダイジェスト（technical digest）p246〜
p249に示されているフィールドシールド分離を用いても
よい。
また上記第１及び第２の実施例では第７図（ｃ）の高抵
抗負荷型のメモリセルについて示したが、これは第７図
（ｄ）のようなCMOS型のメモリセルでもよく、この場合
でもリーク電流を減らすことは安定化につながる。この
CMOS型メモリセル例として、インターナショナル エレ
クトロン デバイス ミーティング（International el
ectron devices meeting）1988のテクニカル ダイジェ
スト（technical digest）p48〜p51に示されているPMOS
トランジスタをpoly−Si PMOSとしたものでもよい。
抗負荷型のメモリセルについて示したが、これは第７図
（ｄ）のようなCMOS型のメモリセルでもよく、この場合
でもリーク電流を減らすことは安定化につながる。この
CMOS型メモリセル例として、インターナショナル エレ
クトロン デバイス ミーティング（International el
ectron devices meeting）1988のテクニカル ダイジェ
スト（technical digest）p48〜p51に示されているPMOS
トランジスタをpoly−Si PMOSとしたものでもよい。
以上のように、この発明に係る半導体記憶装置によれ
ば、メモリセルを構成するドライバトランジスタを、そ
のゲートの一部にリング形状及び半円形状の曲線部を有
し、該曲線部の内側及び外側にドレイン，ソース領域を
形成した構成としたので、隣接するドライバトランジス
タがそのゲートにより分離されることとなり、このため
該ドライバトランジスタ間の分離領域をなくし分離領域
による分離長を短縮できる。この結果リーク電流の少な
い安定したメモリセルが得られる効果がある。
ば、メモリセルを構成するドライバトランジスタを、そ
のゲートの一部にリング形状及び半円形状の曲線部を有
し、該曲線部の内側及び外側にドレイン，ソース領域を
形成した構成としたので、隣接するドライバトランジス
タがそのゲートにより分離されることとなり、このため
該ドライバトランジスタ間の分離領域をなくし分離領域
による分離長を短縮できる。この結果リーク電流の少な
い安定したメモリセルが得られる効果がある。
第１図，第２図はそれぞれ本発明の第１の実施例による
半導体記憶装置のメモリセルパターンを示す図、第３図
は該メモリセルを構成するトランジスタの活性領域での
リーク特性図、第４図，第５図はそれぞれ本発明の第２
の実施例による半導体記憶装置のメモリセルパターンを
示す図、第６図は本発明及び従来のメモリセルの回路構
成図、第７図（ａ），（ｂ）は従来の半導体記憶装置の
ブロック図、第７図（ｃ），（ｄ）はメモリセルの回路
構成図、第７図（ｅ），（ｆ）は従来のメモリセルのレ
イアウト図、第８図は該メモリセルの動作タイミング図
である。 ７……メモリセルアレイ、24……メモリセル、27,28…
…トランスファゲート、41……ドライバトランジスタ、
42……アクセストランジスタ、43……負荷抵抗、44……
Ｐチャネルトランジスタ、81……分離領域、82……活性
領域、83……第１ポリシリコン、84……シェアドコンタ
クト、85……第２ポリシリコン、86……第２ポリシリコ
ンコンタクト、87……第３ポリシリコン、88……アルミ
コンタクト、89……アルミ。 なお図中同一符号は同一又は相当部分を示す。
半導体記憶装置のメモリセルパターンを示す図、第３図
は該メモリセルを構成するトランジスタの活性領域での
リーク特性図、第４図，第５図はそれぞれ本発明の第２
の実施例による半導体記憶装置のメモリセルパターンを
示す図、第６図は本発明及び従来のメモリセルの回路構
成図、第７図（ａ），（ｂ）は従来の半導体記憶装置の
ブロック図、第７図（ｃ），（ｄ）はメモリセルの回路
構成図、第７図（ｅ），（ｆ）は従来のメモリセルのレ
イアウト図、第８図は該メモリセルの動作タイミング図
である。 ７……メモリセルアレイ、24……メモリセル、27,28…
…トランスファゲート、41……ドライバトランジスタ、
42……アクセストランジスタ、43……負荷抵抗、44……
Ｐチャネルトランジスタ、81……分離領域、82……活性
領域、83……第１ポリシリコン、84……シェアドコンタ
クト、85……第２ポリシリコン、86……第２ポリシリコ
ンコンタクト、87……第３ポリシリコン、88……アルミ
コンタクト、89……アルミ。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】メモリセルをフリップフロップ回路により
構成した半導体記憶装置において、 上記フリップフロップ回路を構成するインバータ回路の
少なくとも１つのドライバ側の電界効果形トランジスタ
を、 そのゲートの一部にリング形状あるいは半円形状の曲線
部を有し、該曲線部の内側，及び外側にドレイン，ソー
ス領域を形成した構造としたことを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037100A JPH07105449B2 (ja) | 1990-02-16 | 1990-02-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037100A JPH07105449B2 (ja) | 1990-02-16 | 1990-02-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03239363A JPH03239363A (ja) | 1991-10-24 |
| JPH07105449B2 true JPH07105449B2 (ja) | 1995-11-13 |
Family
ID=12488166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2037100A Expired - Lifetime JPH07105449B2 (ja) | 1990-02-16 | 1990-02-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105449B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11297856A (ja) * | 1998-04-16 | 1999-10-29 | Mitsubishi Electric Corp | スタティック半導体記憶装置 |
| US6236258B1 (en) * | 1998-08-25 | 2001-05-22 | International Business Machines Corporation | Wordline driver circuit using ring-shaped devices |
| KR100586549B1 (ko) * | 2004-12-02 | 2006-06-08 | 주식회사 하이닉스반도체 | 포토 마스크 및 이를 이용한 패턴 제조 방법 |
-
1990
- 1990-02-16 JP JP2037100A patent/JPH07105449B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03239363A (ja) | 1991-10-24 |
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