JPH0562474A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0562474A JPH0562474A JP3244405A JP24440591A JPH0562474A JP H0562474 A JPH0562474 A JP H0562474A JP 3244405 A JP3244405 A JP 3244405A JP 24440591 A JP24440591 A JP 24440591A JP H0562474 A JPH0562474 A JP H0562474A
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- Japan
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Abstract
(57)【要約】
【目的】 本発明の目的はスタティック型メモリセルの
半導体基板上の占有面積を減少させることである。 【構成】 各メモリセルＣ1，Ｃnは１対のトランスファ
ーゲートトランジスタＱ3，Ｑ4，Ｑ9，Ｑ10と、１対の
ドライバートランジスタＱ1，Ｑ2，Ｑ7，Ｑ8で構成され
ておりトランスファーゲートトランジスタは薄膜トラン
ジスタである。薄膜トランジスタのサブスレッショルド
リーク電流が記憶ノードＮ1，Ｎ2，Ｎ1n，Ｎ2nに流入す
るので、１対の記憶ノードは電圧差を維持でき、各メモ
リセル毎に負荷トランジスタを設けて電源から電流を供
給しなくてもデータを保持できる。
半導体基板上の占有面積を減少させることである。 【構成】 各メモリセルＣ1，Ｃnは１対のトランスファ
ーゲートトランジスタＱ3，Ｑ4，Ｑ9，Ｑ10と、１対の
ドライバートランジスタＱ1，Ｑ2，Ｑ7，Ｑ8で構成され
ておりトランスファーゲートトランジスタは薄膜トラン
ジスタである。薄膜トランジスタのサブスレッショルド
リーク電流が記憶ノードＮ1，Ｎ2，Ｎ1n，Ｎ2nに流入す
るので、１対の記憶ノードは電圧差を維持でき、各メモ
リセル毎に負荷トランジスタを設けて電源から電流を供
給しなくてもデータを保持できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、スタティック型ランダムアクセスメモリ装置
（以下、ＳＲＡＭ）のメモリセルに関する。
し、特に、スタティック型ランダムアクセスメモリ装置
（以下、ＳＲＡＭ）のメモリセルに関する。
【０００２】
【従来の技術】従来のＳＲＡＭに含まれているメモリセ
ルは、１対の負荷素子と、１対のドライバートランジス
タと、１対のトランスファーゲートトランジスタで構成
されており、図３にかかるＳＲＡＭのメモリセルの典型
例を示す。図中、Ｑ3，Ｑ4は１対のトランスファーゲー
トトランジスタ、Ｑ1，Ｑ2は１対のドライバートランジ
スタ、Ｌ1，Ｌ2は１対の負荷素子、Ｗはトランスファゲ
ートトランジスタＱ3，Ｑ4を活性化するワード線、Ｄ，
ＤＢは記憶ノードＮ1，Ｎ2にトランスファーゲートトラ
ンジスタＱ3，Ｑ4を介して接続するデータ線対である。
一般に、メモリセルを構成するトランジスタＱ1，Ｑ2，
Ｑ3，Ｑ4は半導体基板内のＰウェルに形成されたＮチャ
ネル型バルクトランジスタで構成されている。
ルは、１対の負荷素子と、１対のドライバートランジス
タと、１対のトランスファーゲートトランジスタで構成
されており、図３にかかるＳＲＡＭのメモリセルの典型
例を示す。図中、Ｑ3，Ｑ4は１対のトランスファーゲー
トトランジスタ、Ｑ1，Ｑ2は１対のドライバートランジ
スタ、Ｌ1，Ｌ2は１対の負荷素子、Ｗはトランスファゲ
ートトランジスタＱ3，Ｑ4を活性化するワード線、Ｄ，
ＤＢは記憶ノードＮ1，Ｎ2にトランスファーゲートトラ
ンジスタＱ3，Ｑ4を介して接続するデータ線対である。
一般に、メモリセルを構成するトランジスタＱ1，Ｑ2，
Ｑ3，Ｑ4は半導体基板内のＰウェルに形成されたＮチャ
ネル型バルクトランジスタで構成されている。
【０００３】次に従来のＳＲＡＭ用メモリセルの動作を
説明する。以下の説明では、記憶ノードＮ1，Ｎ2がそれ
ぞれ高レベルと低レベルの時データ“１”とする。この
時、ドライバートランジスタＱ2は、そのゲートに記憶
ノードＮ1から高レベルの供給を受けオンとなり、記憶
ノードＮ2の電位は低レベルになる。一方、ドライバー
トランジスタＱ1は、そのゲートに記憶ノードＮ2から低
レベルを受けてオフとなり、記憶ノードＮ1の高レベル
を維持し、データ“１”が保持される。
説明する。以下の説明では、記憶ノードＮ1，Ｎ2がそれ
ぞれ高レベルと低レベルの時データ“１”とする。この
時、ドライバートランジスタＱ2は、そのゲートに記憶
ノードＮ1から高レベルの供給を受けオンとなり、記憶
ノードＮ2の電位は低レベルになる。一方、ドライバー
トランジスタＱ1は、そのゲートに記憶ノードＮ2から低
レベルを受けてオフとなり、記憶ノードＮ1の高レベル
を維持し、データ“１”が保持される。
【０００４】また、負荷素子Ｌ1は、記憶ノードＮ1がト
ランジスタＱ1及びＱ3のドレインもしくは、ソースの拡
散層で形成されているため、記憶ノードＮ1から半導体
基板へのリーク電流やドライバートランジスタＱ1のサ
ブスレッショルドリーク電流により、記憶ノードＮ1の
電位が高レベルから低下するのを防ぐことを目的として
いる。
ランジスタＱ1及びＱ3のドレインもしくは、ソースの拡
散層で形成されているため、記憶ノードＮ1から半導体
基板へのリーク電流やドライバートランジスタＱ1のサ
ブスレッショルドリーク電流により、記憶ノードＮ1の
電位が高レベルから低下するのを防ぐことを目的として
いる。
【０００５】上述と反対に記憶ノードＮ1，Ｎ2がそれぞ
れ低レベルと高レベルの場合には、ドライバートランジ
スタＮ1，Ｎ2のオン／オフが上述と逆になりメモリセル
にデータ“０”が保持される。
れ低レベルと高レベルの場合には、ドライバートランジ
スタＮ1，Ｎ2のオン／オフが上述と逆になりメモリセル
にデータ“０”が保持される。
【０００６】
【発明が解決しようとする課題】近年、ＳＲＡＭの集積
度が進み、各メモリセルの占有面積を減少させなければ
ならず、上述の４つのバルクトランジスタＱ1〜Ｑ4と２
つの負荷素子Ｌ1，Ｌ2で構成される６素子型メモリセル
は、その占有面積をバルクトランジスタＱ1〜Ｑ4の最小
寸法で決まるため、微細加工技術により決定されてい
た。しかしながら、現在、この高集積化の要求に、微細
加工技術が十分応じきれていないため、高密度化にとも
ないメモリセルアレイの占める面積が増大していくのが
現状である。その結果、ＳＲＡＭを形成する半導体チッ
プの寸法が大きくなり、製造歩留りの低下や、パッケー
ジの大型化という問題点があった。
度が進み、各メモリセルの占有面積を減少させなければ
ならず、上述の４つのバルクトランジスタＱ1〜Ｑ4と２
つの負荷素子Ｌ1，Ｌ2で構成される６素子型メモリセル
は、その占有面積をバルクトランジスタＱ1〜Ｑ4の最小
寸法で決まるため、微細加工技術により決定されてい
た。しかしながら、現在、この高集積化の要求に、微細
加工技術が十分応じきれていないため、高密度化にとも
ないメモリセルアレイの占める面積が増大していくのが
現状である。その結果、ＳＲＡＭを形成する半導体チッ
プの寸法が大きくなり、製造歩留りの低下や、パッケー
ジの大型化という問題点があった。
【０００７】
【課題を解決するための手段】本発明の要旨は半導体基
板に形成された複数のメモリセルと、該メモリセルに接
続されたデータ線対と、選択されたデータ線対に入力デ
ータビットに対応した電圧差を供給する書き込み制御回
路とを備えた半導体メモリ装置において、上記各メモリ
セルは、半導体基板中に形成されたソース／ドレイン領
域を有するバルクトランジスタで構成され上記データ線
対と１対の記憶ノードとの間に接続されワード線で制御
される１対のトランスファーゲートトランジスタと、半
導体基板上方に形成された半導体中に形成されたソース
／ドレイン領域を有する薄膜トランジスタで構成され上
記１対の記憶ノードの一方と他方と固定電源との間にそ
れぞれ接続され上記１対の記憶ノードの他方と一方とで
それぞれ制御される１対のドライバートランジスタとを
備えたことである。
板に形成された複数のメモリセルと、該メモリセルに接
続されたデータ線対と、選択されたデータ線対に入力デ
ータビットに対応した電圧差を供給する書き込み制御回
路とを備えた半導体メモリ装置において、上記各メモリ
セルは、半導体基板中に形成されたソース／ドレイン領
域を有するバルクトランジスタで構成され上記データ線
対と１対の記憶ノードとの間に接続されワード線で制御
される１対のトランスファーゲートトランジスタと、半
導体基板上方に形成された半導体中に形成されたソース
／ドレイン領域を有する薄膜トランジスタで構成され上
記１対の記憶ノードの一方と他方と固定電源との間にそ
れぞれ接続され上記１対の記憶ノードの他方と一方とで
それぞれ制御される１対のドライバートランジスタとを
備えたことである。
【０００８】
【発明の作用】上記構成によると、薄膜トランジスタの
サブスレッショルドリーク電流が記憶ノードに電流を供
給し、１対の記憶ノード間に電圧差を発生すべくドライ
バートランジスタのゲートを制御する。
サブスレッショルドリーク電流が記憶ノードに電流を供
給し、１対の記憶ノード間に電圧差を発生すべくドライ
バートランジスタのゲートを制御する。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例に係るＳＲＡＭの回
路図である。図中Ｑ1，Ｑ2，Ｑ7，Ｑ8はメモリセルＣ
1，Ｃnを構成するドライバートランジスタであり、半導
体基板中にバルクトランジスタとして構成されており、
Ｑ3，Ｑ4，Ｑ9，Ｑ10はトランスファーゲートトランジ
スタであり、バルクトランジスタ上方に薄膜トランジス
タ（ＴＦＴ）として構成されている。ＱＳ，ＱＬはデー
タ線対Ｄ，ＤＢに電流を供給する負荷素子であり、Ｗ，
Ｗnはワード線である。データビットは記憶ノード対Ｎ
1，Ｎ2，Ｎ1n，Ｎ2nに電位差として記憶され、入力デー
タＤinは書き込みイネーブル信号ＷＥの印加時に書き込
み制御回路１００によりデータ線対Ｄ，ＤＢに電圧差と
して供給される。書き込み制御回路１００とデータ線対
Ｄ，ＤＢとの間には、トランスファーゲート１０１が介
在しており、制御信号φに応答して書き込み制御回路１
００をいずれかのデータ線対Ｄ，ＤＢに接続する。
説明する。図１は本発明の一実施例に係るＳＲＡＭの回
路図である。図中Ｑ1，Ｑ2，Ｑ7，Ｑ8はメモリセルＣ
1，Ｃnを構成するドライバートランジスタであり、半導
体基板中にバルクトランジスタとして構成されており、
Ｑ3，Ｑ4，Ｑ9，Ｑ10はトランスファーゲートトランジ
スタであり、バルクトランジスタ上方に薄膜トランジス
タ（ＴＦＴ）として構成されている。ＱＳ，ＱＬはデー
タ線対Ｄ，ＤＢに電流を供給する負荷素子であり、Ｗ，
Ｗnはワード線である。データビットは記憶ノード対Ｎ
1，Ｎ2，Ｎ1n，Ｎ2nに電位差として記憶され、入力デー
タＤinは書き込みイネーブル信号ＷＥの印加時に書き込
み制御回路１００によりデータ線対Ｄ，ＤＢに電圧差と
して供給される。書き込み制御回路１００とデータ線対
Ｄ，ＤＢとの間には、トランスファーゲート１０１が介
在しており、制御信号φに応答して書き込み制御回路１
００をいずれかのデータ線対Ｄ，ＤＢに接続する。
【００１０】図２は図１に示すＳＲＡＭの動作を示す波
形図である。以下、動作を説明する。ワード線Ｗ，Ｗn
が低レベルで、メモリセルＣ1，Ｃnが非選択の時は、デ
ータ線対Ｄ，ＤＢは負荷素子Ｑ5，Ｑ6により電源電位と
なっている。またメモリセルＣ1，Ｃn内の記憶ノードＮ
1，Ｎ2，Ｎ1n，Ｎ2nのいずれか一方が高レベル、他方が
低レベルである。メモリセルＣ1，Ｃn内の高レベルを保
持する記憶ノードは、リーク電流によって電圧低下しよ
うとするが、トランスファーゲートトランジスタＱ3，
Ｑ4，Ｑ9，Ｑ10のサブスレッショルドリーク電流が電源
電位となっているデータ線対Ｄ，ＤＢから高レベルを維
持できるように供給され、高レベルを保持する。
形図である。以下、動作を説明する。ワード線Ｗ，Ｗn
が低レベルで、メモリセルＣ1，Ｃnが非選択の時は、デ
ータ線対Ｄ，ＤＢは負荷素子Ｑ5，Ｑ6により電源電位と
なっている。またメモリセルＣ1，Ｃn内の記憶ノードＮ
1，Ｎ2，Ｎ1n，Ｎ2nのいずれか一方が高レベル、他方が
低レベルである。メモリセルＣ1，Ｃn内の高レベルを保
持する記憶ノードは、リーク電流によって電圧低下しよ
うとするが、トランスファーゲートトランジスタＱ3，
Ｑ4，Ｑ9，Ｑ10のサブスレッショルドリーク電流が電源
電位となっているデータ線対Ｄ，ＤＢから高レベルを維
持できるように供給され、高レベルを保持する。
【００１１】現在チャネル長１〜０．８μm、チャネル
幅２〜３μmのＮ型バルクトランジスタのオン状態の内
部抵抗をＲon1、オフ状態の内部抵抗をＲoff1とする
と、その比はＲon1：Ｒoff1＝１：１×１０9程度とな
る。そして上記バルクトランジスタをドライバートラン
ジスタとして構成したメモリセルの記憶ノードＮ1，Ｎ2
のリーク電流は数ＰＡ程度である。これに比べ、現状の
薄膜トランジスタのオン状態の内部抵抗をＲon2、オフ
状態の内部抵抗Ｒoff2とすると、その比はＲon2：Ｒoff
2＝１：１×１０6程度である。したがって、トランスフ
ァーゲートトランジスタＱ3，Ｑ4，Ｑ9，Ｑ10として薄
膜トランジスタを用い、そのオン状態の電流能力を１０
０〜１５０μＡ程度に設定すれば、そのオフ時のサブス
レッショルドリーク電流は、１００〜１５０ＰＡとな
り、記憶ノードＮ1，Ｎ2のリーク電流を上回り、記憶ノ
ードＮ1もしくはＮ2を高レベルに保持できる。
幅２〜３μmのＮ型バルクトランジスタのオン状態の内
部抵抗をＲon1、オフ状態の内部抵抗をＲoff1とする
と、その比はＲon1：Ｒoff1＝１：１×１０9程度とな
る。そして上記バルクトランジスタをドライバートラン
ジスタとして構成したメモリセルの記憶ノードＮ1，Ｎ2
のリーク電流は数ＰＡ程度である。これに比べ、現状の
薄膜トランジスタのオン状態の内部抵抗をＲon2、オフ
状態の内部抵抗Ｒoff2とすると、その比はＲon2：Ｒoff
2＝１：１×１０6程度である。したがって、トランスフ
ァーゲートトランジスタＱ3，Ｑ4，Ｑ9，Ｑ10として薄
膜トランジスタを用い、そのオン状態の電流能力を１０
０〜１５０μＡ程度に設定すれば、そのオフ時のサブス
レッショルドリーク電流は、１００〜１５０ＰＡとな
り、記憶ノードＮ1，Ｎ2のリーク電流を上回り、記憶ノ
ードＮ1もしくはＮ2を高レベルに保持できる。
【００１２】次に、図１に示されたＳＲＡＭが書き込み
動作時に選択されたデータ線対Ｄ，ＤＢに接続された非
選択のメモリセルについて説明する。制御信号φ1が高
レベルとなりデータ線対Ｄ，ＤＢが選択され、高レベル
の入力データＤinが入力されるとする。書き込みイネー
ブル信号ＷＥが低レベル（時刻ｔ1）となると、ライト
バス線対ＷＢ，ＷＢＢの一方の信号線ＷＢＢが図２に示
すように低レベルとなり、それにともないデータ線対
Ｄ，ＤＢの一方、ＤＢがある一定時間Ｔ1の間低レベル
となる。
動作時に選択されたデータ線対Ｄ，ＤＢに接続された非
選択のメモリセルについて説明する。制御信号φ1が高
レベルとなりデータ線対Ｄ，ＤＢが選択され、高レベル
の入力データＤinが入力されるとする。書き込みイネー
ブル信号ＷＥが低レベル（時刻ｔ1）となると、ライト
バス線対ＷＢ，ＷＢＢの一方の信号線ＷＢＢが図２に示
すように低レベルとなり、それにともないデータ線対
Ｄ，ＤＢの一方、ＤＢがある一定時間Ｔ1の間低レベル
となる。
【００１３】メモリセルＣ1を非選択、メモリセルＣnを
選択とし、データ“０”がそれぞれ保存されているとす
ると、メモリセルＣ1の記憶ノードＮ1は低レベル、記憶
ノードＮ2は高レベルとなっている。ここで前述したよ
うにデータ線ＤＢが低レベルとなると、記憶ノードＮ2
の高レベルは薄膜トランジスタで構成されたトランスフ
ァーゲートトランジスタＱ4のサブスレッショルドリー
クにより、レベルが低下し始める。しかしながら、ＤＢ
が低レベルとなる期間Ｔ1は、選択されたメモリセルＣn
の記憶ノードＮ2nの高レベルが低レベルに遷移するのに
必要な最小時間でよい。この時、トランスファーゲート
トランジスタＱ4はワード線Ｗが低レベルであるからオ
フ、トランスファーゲートトランジスタＱ10はワード線
Ｗnが高レベルであるからオン状態である。
選択とし、データ“０”がそれぞれ保存されているとす
ると、メモリセルＣ1の記憶ノードＮ1は低レベル、記憶
ノードＮ2は高レベルとなっている。ここで前述したよ
うにデータ線ＤＢが低レベルとなると、記憶ノードＮ2
の高レベルは薄膜トランジスタで構成されたトランスフ
ァーゲートトランジスタＱ4のサブスレッショルドリー
クにより、レベルが低下し始める。しかしながら、ＤＢ
が低レベルとなる期間Ｔ1は、選択されたメモリセルＣn
の記憶ノードＮ2nの高レベルが低レベルに遷移するのに
必要な最小時間でよい。この時、トランスファーゲート
トランジスタＱ4はワード線Ｗが低レベルであるからオ
フ、トランスファーゲートトランジスタＱ10はワード線
Ｗnが高レベルであるからオン状態である。
【００１４】薄膜トランジスタのオン／オフ状態の抵抗
比は、前述したようにＲon：Ｒoff＝１：１×１０6程度
であるから、記憶ノードＮ2，Ｎ2nの高レベルが低レベ
ルへ遷移する時間はそれぞれ記憶ノードＮ2，Ｎ2nの静
電容量Ｃnと、トランスファーゲートトランジスタＱ4，
Ｑ10の抵抗ＲＱ4，ＲＱ10の積ＣＲによって決まる。こ
こでＣn・ＲＱ4とＣn・ＲＱ10を比較すると、前述した
ようにＲＱ4：ＲＱ10＝１×１０6：１なので、Ｃn・Ｒ
Ｑ4：Ｃn・ＲＱ10＝１×１０6：１程度の差となり、デ
ータ線ＤＢが低レベルとなる期間Ｔ1を記憶ノードＮ2n
が高レベルから低レベルへ遷移する必要最小時間に設定
することにより、非選択メモリセルＣ1の高レベル側記
憶ノードＮ2はデータ線ＤＢが低レベルに移行する影響
をほとんど受けず、データ“０”を保持できる。
比は、前述したようにＲon：Ｒoff＝１：１×１０6程度
であるから、記憶ノードＮ2，Ｎ2nの高レベルが低レベ
ルへ遷移する時間はそれぞれ記憶ノードＮ2，Ｎ2nの静
電容量Ｃnと、トランスファーゲートトランジスタＱ4，
Ｑ10の抵抗ＲＱ4，ＲＱ10の積ＣＲによって決まる。こ
こでＣn・ＲＱ4とＣn・ＲＱ10を比較すると、前述した
ようにＲＱ4：ＲＱ10＝１×１０6：１なので、Ｃn・Ｒ
Ｑ4：Ｃn・ＲＱ10＝１×１０6：１程度の差となり、デ
ータ線ＤＢが低レベルとなる期間Ｔ1を記憶ノードＮ2n
が高レベルから低レベルへ遷移する必要最小時間に設定
することにより、非選択メモリセルＣ1の高レベル側記
憶ノードＮ2はデータ線ＤＢが低レベルに移行する影響
をほとんど受けず、データ“０”を保持できる。
【００１５】
【発明の効果】以上説明したように本発明は、メモリセ
ルのドライバートランジスタをバルクトランジスタで、
トランスファーゲートトランジスタを薄膜トランジスタ
で構成し、データ線対に負荷素子を介して電源電圧に接
続したので、メモリセルを３次元的に構成でき、各メモ
リセルの占有する半導体基板上の面積を減少させること
ができるという効果を得られる。
ルのドライバートランジスタをバルクトランジスタで、
トランスファーゲートトランジスタを薄膜トランジスタ
で構成し、データ線対に負荷素子を介して電源電圧に接
続したので、メモリセルを３次元的に構成でき、各メモ
リセルの占有する半導体基板上の面積を減少させること
ができるという効果を得られる。
【図１】本発明の一実施例を示す回路図である。
【図２】一実施例の動作を示す波形図である。
【図３】従来例を示す回路図である。
Ｃ1，Ｃn メモリセル Ｑ1，Ｑ2，Ｑ7，Ｑ8 ドライバートランジスタ Ｑ3，Ｑ4，Ｑ9，Ｑ10 トランスファーゲートトランジ
スタ Ｎ1，Ｎ2，Ｎ1n，Ｎ2n 記憶ノード Ｄ，ＤＢ データ線対 Ｗ，Ｗn ワード線 １００ 書き込み制御回路
スタ Ｎ1，Ｎ2，Ｎ1n，Ｎ2n 記憶ノード Ｄ，ＤＢ データ線対 Ｗ，Ｗn ワード線 １００ 書き込み制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ３７１ 8728−4Ｍ 7323−5Ｌ Ｇ１１Ｃ 11/34 ３０５
Claims (3)
- 【請求項１】 半導体基板に形成された複数のメモリセ
ルと、該メモリセルに接続されたデータ線対と、選択さ
れたデータ線対に入力データビットに対応した電圧差を
供給する書き込み制御回路とを備えた半導体メモリ装置
において、上記各メモリセルは、半導体基板中に形成さ
れたソース／ドレイン領域を有するバルクトランジスタ
で構成され上記データ線対と１対の記憶ノードとの間に
接続されワード線で制御される１対のトランスファーゲ
ートトランジスタと、半導体基板上方に形成された半導
体中に形成されたソース／ドレイン領域を有する薄膜ト
ランジスタで構成され上記１対の記憶ノードの一方と他
方と固定電源との間にそれぞれ接続され上記１対の記憶
ノードの他方と一方とでそれぞれ制御される１対のドラ
イバートランジスタとを備えたことを特徴とする半導体
メモリ装置。 - 【請求項２】 上記データ線対は負荷素子を介して他の
固定電圧源に接続されている請求項１記載の半導体メモ
リ装置。 - 【請求項３】 上記書き込み制御回路は書き込みイネー
ブル信号の遷移と入力データ信号の遷移とを検出し、入
力データ信号の遷移時に選択されたデータ線対を一定時
間後に上記他の固定電圧源の電圧にプリチャージする手
段を有する請求項２記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244405A JPH0562474A (ja) | 1991-08-29 | 1991-08-29 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244405A JPH0562474A (ja) | 1991-08-29 | 1991-08-29 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0562474A true JPH0562474A (ja) | 1993-03-12 |
Family
ID=17118182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3244405A Pending JPH0562474A (ja) | 1991-08-29 | 1991-08-29 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0562474A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259623B1 (en) | 1999-06-17 | 2001-07-10 | Nec Corporation | Static random access memory (SRAM) circuit |
| WO2001065565A1 (en) * | 2000-03-03 | 2001-09-07 | Mosaid Technologies Incorporated | An improved high density memory cell |
| US6515511B2 (en) | 2000-02-17 | 2003-02-04 | Nec Corporation | Semiconductor integrated circuit and semiconductor integrated circuit device |
| US7161215B2 (en) | 2002-07-31 | 2007-01-09 | Renesas Technology Corp. | Semiconductor memory device and method of manufacturing the same, a method of manufacturing a vertical MISFET and a vertical MISFET, and a method of manufacturing a semiconductor device and a semiconductor device |
| US7279754B2 (en) | 2002-07-08 | 2007-10-09 | Renesas Technology Corp. | Semiconductor memory device and a method of manufacturing the same |
| JP2008269751A (ja) * | 2007-04-25 | 2008-11-06 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置及び当該半導体記憶装置を具備する電子機器 |
-
1991
- 1991-08-29 JP JP3244405A patent/JPH0562474A/ja active Pending
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| WO2001065565A1 (en) * | 2000-03-03 | 2001-09-07 | Mosaid Technologies Incorporated | An improved high density memory cell |
| GB2375642A (en) * | 2000-03-03 | 2002-11-20 | Mosaid Technologies Inc | An improved high density memory cell |
| JP2003525512A (ja) * | 2000-03-03 | 2003-08-26 | モサイド・テクノロジーズ・インコーポレイテッド | 改良された高密度メモリセル |
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