JPH06350054A - 安定性の高い非対称的ｓｒａｍセル - Google Patents
安定性の高い非対称的ｓｒａｍセルInfo
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- JPH06350054A JPH06350054A JP6136701A JP13670194A JPH06350054A JP H06350054 A JPH06350054 A JP H06350054A JP 6136701 A JP6136701 A JP 6136701A JP 13670194 A JP13670194 A JP 13670194A JP H06350054 A JPH06350054 A JP H06350054A
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- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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Abstract
(57)【要約】
【目的】 多結晶シリコン負荷素子５５，５６と、Ｎチ
ャンネル・プルダウン・トランジスタ５７，５８と、Ｎ
チャンネル結合トランジスタ５９，６０とを含む非対称
的なスタチック・ランダム・アクセス・メモリ・セル５
０，５３を提供する。 【構成】 結合トランジスタ５９，８１の一方は、他方
の結合トランジスタ６０，８０のチャンネル幅よりも小
さいチャンネル幅を有する。非対称的なセル５０，５３
は、電源電圧端子ＶSSに近接して配置され、従来の対称
的なセル５１，５２は電源電圧端子ＶSSから離間して配
置される。非対称的セル５０，５３は、この非対称的セ
ル５０，５３を接地電位に結合するために用いられる拡
散層９４の寄生抵抗８３，８６によって生じる接地路の
不均衡を補正する。非対称的セル５０，５３は、性能を
劣化させず、セル面積を増加せずに、セルの安定性を改
善する。
ャンネル・プルダウン・トランジスタ５７，５８と、Ｎ
チャンネル結合トランジスタ５９，６０とを含む非対称
的なスタチック・ランダム・アクセス・メモリ・セル５
０，５３を提供する。 【構成】 結合トランジスタ５９，８１の一方は、他方
の結合トランジスタ６０，８０のチャンネル幅よりも小
さいチャンネル幅を有する。非対称的なセル５０，５３
は、電源電圧端子ＶSSに近接して配置され、従来の対称
的なセル５１，５２は電源電圧端子ＶSSから離間して配
置される。非対称的セル５０，５３は、この非対称的セ
ル５０，５３を接地電位に結合するために用いられる拡
散層９４の寄生抵抗８３，８６によって生じる接地路の
不均衡を補正する。非対称的セル５０，５３は、性能を
劣化させず、セル面積を増加せずに、セルの安定性を改
善する。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、集積回路メモ
リに関し、さらに詳しくは、安定性の高い非対称的スタ
チック・ランダム・アクセス・メモリ・セルに関する。
リに関し、さらに詳しくは、安定性の高い非対称的スタ
チック・ランダム・アクセス・メモリ・セルに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】一般
に、スタチック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）は、データ処理システムにおけるキャッシュ・メモ
リなど高速を必要とする用途で用いられる。ＳＲＡＭ
は、行および列に配列されたメモリ・セルのアレイとし
て構成されるのが一般的である。各ＳＲＡＭセルは１ビ
ットのデータを保存し、交差結合されたインバータ対と
して構成される。ＳＲＡＭセルは２つの可能な電圧レベ
ルの１つにおいてのみ安定する。セルの論理状態は、２
つのインバータ出力のいずれかが高論理であることによ
って決定され、適切なセル入力に十分な大きさと期間の
電圧を印加することによって状態を変化させることがで
きる。ＳＲＡＭセルの安定性は、ＳＲＡＭを設計する際
に重要な問題である。ＳＲＡＭセルは、セルに不当に論
理状態を変化させうる過渡状態，プロセス変化，ソフト
・エラーおよび電源変動に対して安定していなければな
らず、しかも高速および低電力動作を提供しなければな
らない。
に、スタチック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）は、データ処理システムにおけるキャッシュ・メモ
リなど高速を必要とする用途で用いられる。ＳＲＡＭ
は、行および列に配列されたメモリ・セルのアレイとし
て構成されるのが一般的である。各ＳＲＡＭセルは１ビ
ットのデータを保存し、交差結合されたインバータ対と
して構成される。ＳＲＡＭセルは２つの可能な電圧レベ
ルの１つにおいてのみ安定する。セルの論理状態は、２
つのインバータ出力のいずれかが高論理であることによ
って決定され、適切なセル入力に十分な大きさと期間の
電圧を印加することによって状態を変化させることがで
きる。ＳＲＡＭセルの安定性は、ＳＲＡＭを設計する際
に重要な問題である。ＳＲＡＭセルは、セルに不当に論
理状態を変化させうる過渡状態，プロセス変化，ソフト
・エラーおよび電源変動に対して安定していなければな
らず、しかも高速および低電力動作を提供しなければな
らない。
【０００３】図１は、従来のＳＲＡＭセル１０〜１３の
アレイの概略図を示す。ＳＲＡＭセル１０〜１３は、多
結晶シリコン負荷素子とＮチャンネルＭＯＳトランジス
タとを有する従来の４トランジスタＳＲＡＭセルであ
る。ＳＲＡＭセル１０は、負荷素子１５，１６と、プル
ダウン・トランジスタ１７，１８と、結合トランジスタ
１９，２０とを有する。他の各セル１１〜１３は、セル
１０の負荷素子およびトランジスタと同様な負荷素子お
よびトランジスタを有する。セル１０〜１３の各結合ト
ランジスタのゲートは、「ＷＬ」と記されたワード・ラ
インに接続される。各セルのドレイン／ソース端子に
は、ビット・ラインが結合される。例えば、セル１０は
ビット・ライン対ＢＬO ／ＢＬO ＊に結合され、セル１
１はビット・ライン対ＢＬ1 ／ＢＬ1 ＊に結合される。
データ・ビットは、蓄積ノード１０１または１０２の一
方上の高論理電圧として表される。負荷素子は多結晶シ
リコン負荷抵抗であり、正の電源電圧を受ける「ＶDD」
と記された電源電圧端子に接続される。「ＶSS」と記さ
れた電源電圧端子は、ゼロ・ボルトすなわち接地電位で
ある。ＳＲＡＭセル１０〜１３をＶSS端子に結合するた
めに、拡散層が用いられる。ＳＲＡＭセル１０〜１３を
含むアレイでは、ＶSSは、一方の端部のＶSSによって示
されるように、４セルごとの拡散層に与えられる。ＶSS
は、一般にアルミニウムである金属層を用いてアレイ全
体に分配される。拡散層は、金属に比べて比較的高い寄
生抵抗を有する。図１に示すように、セル１０，１３
は、セル１１，１２に比べてＶSSに近い。抵抗４３は、
セル１０のトランジスタ１７，１８のソースとソースと
の間の拡散層の寄生抵抗を表す。抵抗４４は、セル１１
のプルダウン・トランジスタ２３，２４のソースとソー
スとの間の接地路の寄生抵抗を表す。抵抗４５は、セル
１２のプルダウン・トランジスタ３０，３１のソースと
ソースとの間の接地路の寄生抵抗を表す。抵抗４６は、
プルダウン・トランジスタ３８のソースとＶSSとの間の
接地路の寄生抵抗を表す。これらの寄生抵抗により、セ
ルの接地路は不均衡になる。すなわち、プルダウン・ト
ランジスタのすべてのソースは接地電位にならない。ま
た、接地路における不均衡はセルの安定性にも影響を与
える。
アレイの概略図を示す。ＳＲＡＭセル１０〜１３は、多
結晶シリコン負荷素子とＮチャンネルＭＯＳトランジス
タとを有する従来の４トランジスタＳＲＡＭセルであ
る。ＳＲＡＭセル１０は、負荷素子１５，１６と、プル
ダウン・トランジスタ１７，１８と、結合トランジスタ
１９，２０とを有する。他の各セル１１〜１３は、セル
１０の負荷素子およびトランジスタと同様な負荷素子お
よびトランジスタを有する。セル１０〜１３の各結合ト
ランジスタのゲートは、「ＷＬ」と記されたワード・ラ
インに接続される。各セルのドレイン／ソース端子に
は、ビット・ラインが結合される。例えば、セル１０は
ビット・ライン対ＢＬO ／ＢＬO ＊に結合され、セル１
１はビット・ライン対ＢＬ1 ／ＢＬ1 ＊に結合される。
データ・ビットは、蓄積ノード１０１または１０２の一
方上の高論理電圧として表される。負荷素子は多結晶シ
リコン負荷抵抗であり、正の電源電圧を受ける「ＶDD」
と記された電源電圧端子に接続される。「ＶSS」と記さ
れた電源電圧端子は、ゼロ・ボルトすなわち接地電位で
ある。ＳＲＡＭセル１０〜１３をＶSS端子に結合するた
めに、拡散層が用いられる。ＳＲＡＭセル１０〜１３を
含むアレイでは、ＶSSは、一方の端部のＶSSによって示
されるように、４セルごとの拡散層に与えられる。ＶSS
は、一般にアルミニウムである金属層を用いてアレイ全
体に分配される。拡散層は、金属に比べて比較的高い寄
生抵抗を有する。図１に示すように、セル１０，１３
は、セル１１，１２に比べてＶSSに近い。抵抗４３は、
セル１０のトランジスタ１７，１８のソースとソースと
の間の拡散層の寄生抵抗を表す。抵抗４４は、セル１１
のプルダウン・トランジスタ２３，２４のソースとソー
スとの間の接地路の寄生抵抗を表す。抵抗４５は、セル
１２のプルダウン・トランジスタ３０，３１のソースと
ソースとの間の接地路の寄生抵抗を表す。抵抗４６は、
プルダウン・トランジスタ３８のソースとＶSSとの間の
接地路の寄生抵抗を表す。これらの寄生抵抗により、セ
ルの接地路は不均衡になる。すなわち、プルダウン・ト
ランジスタのすべてのソースは接地電位にならない。ま
た、接地路における不均衡はセルの安定性にも影響を与
える。
【０００４】図１において、結合トランジスタのチャン
ネル幅はＷ1 として表され、チャンネル長はＬ1 として
表される。プルダウン・トランジスタのチャンネル幅は
Ｗ2として表され、チャンネル長はＬ2 として表され
る。セル比(cell ratio)は （Ｗ2 ／Ｌ2 ）／（Ｗ1 ／Ｌ1 ） と定義される。
ネル幅はＷ1 として表され、チャンネル長はＬ1 として
表される。プルダウン・トランジスタのチャンネル幅は
Ｗ2として表され、チャンネル長はＬ2 として表され
る。セル比(cell ratio)は （Ｗ2 ／Ｌ2 ）／（Ｗ1 ／Ｌ1 ） と定義される。
【０００５】セル比は、電源変動や雑音などの要因の影
響に対するＳＲＡＭセルの安定性を表すために用いられ
る。一般に、セル比が高ければ高いほど、セルの安定性
は高い。一般に、チャンネル長Ｌ2 はチャンネル長Ｌ1
に等しく、チャンネル幅Ｗ2はチャンネル幅Ｗ1 の約３
倍である。
響に対するＳＲＡＭセルの安定性を表すために用いられ
る。一般に、セル比が高ければ高いほど、セルの安定性
は高い。一般に、チャンネル長Ｌ2 はチャンネル長Ｌ1
に等しく、チャンネル幅Ｗ2はチャンネル幅Ｗ1 の約３
倍である。
【０００６】データ・ビットをセル１０に書き込む場
合、ワード・ラインＷＬは高論理電圧となり、各セル１
０〜１３の結合トランジスタを導通状態にする。セル１
０の内容は、蓄積ノード１０１，１０２に論理状態を変
化させる十分な大きさの差電圧をビット・ライン対ＢＬ
O ／ＢＬO ＊に印加することによって上書き(overwrit
e) される。ここで、例えば、論理０をセル１０に書き
込むと仮定する。ビット・ラインＢＬO は高論理電圧で
あり、ビット・ラインＢＬO ＊は低論理電圧である。ビ
ット・ラインＢＬO の高論理電圧は、ノード１０２でプ
ルダウン・トランジスタ１８のドレインと、プルダウン
・トランジスタ１７のゲートとに与えられる。ビット・
ラインＢＬO ＊の低論理電圧は、プルダウン・トランジ
スタ１７のドレインと、プルダウン・トランジスタ１８
のゲートとに与えられる。プルダウン・トランジスタ１
７は導通状態となり、ノード１０１をＶSSに結合させ
る。プルダウン・トランジスタ１８は実質的に非導通状
態となり、ノード１０２を高論理電圧にする。ノード１
０２の高論理は、プルダウン・トランジスタ１７のゲー
トを高論理電圧に維持し、そのためセル１０は別のライ
ト・サイクルで上書きされるまで比較的安定な状態でラ
ッチされる。
合、ワード・ラインＷＬは高論理電圧となり、各セル１
０〜１３の結合トランジスタを導通状態にする。セル１
０の内容は、蓄積ノード１０１，１０２に論理状態を変
化させる十分な大きさの差電圧をビット・ライン対ＢＬ
O ／ＢＬO ＊に印加することによって上書き(overwrit
e) される。ここで、例えば、論理０をセル１０に書き
込むと仮定する。ビット・ラインＢＬO は高論理電圧で
あり、ビット・ラインＢＬO ＊は低論理電圧である。ビ
ット・ラインＢＬO の高論理電圧は、ノード１０２でプ
ルダウン・トランジスタ１８のドレインと、プルダウン
・トランジスタ１７のゲートとに与えられる。ビット・
ラインＢＬO ＊の低論理電圧は、プルダウン・トランジ
スタ１７のドレインと、プルダウン・トランジスタ１８
のゲートとに与えられる。プルダウン・トランジスタ１
７は導通状態となり、ノード１０１をＶSSに結合させ
る。プルダウン・トランジスタ１８は実質的に非導通状
態となり、ノード１０２を高論理電圧にする。ノード１
０２の高論理は、プルダウン・トランジスタ１７のゲー
トを高論理電圧に維持し、そのためセル１０は別のライ
ト・サイクルで上書きされるまで比較的安定な状態でラ
ッチされる。
【０００７】セル１０を読み出す場合、ワード・ライン
ＷＬは、ワード・ラインＷＬに結合されたすべてのセル
を選択するため高論理電圧となる。ワード・ラインＷＬ
が高論理になると、ワード・ラインＷＬに接続されたす
べてのセルはその内容をそれぞれのビット・ライン対に
与えるが、選択されたビット・ライン対のみがその内容
を出力回路に与える。一般に、ビット・ライン対は、リ
ード・サイクルの開始であらかじめ充電され、所定の電
圧に等化される。ワード・ラインＷＬが選択されると、
結合トランジスタ１９，２０は導通状態となる。蓄積ノ
ード１０１が高論理電圧になると、ビット・ラインＢＬ
O はトランジスタ１８によって低論理に引き下げられ、
ビット・ラインＢＬO ＊は高論理に維持され、論理１を
読み出させる。チャンネル幅Ｗ2 はチャンネル幅Ｗ1 よ
りも広いので、プルダウン・トランジスタ１８のコンダ
クタンスは結合トランジスタ１９のコンダクタンスより
も高い。これは、トランジスタ１８のドレイン電圧がト
ランジスタ１７の閾値電圧（ＶT ）よりも高くなること
を防ぎ、それによりトランジスタ１７が導通状態になる
ことを防ぐ。しかし、セル１０における寄生抵抗４３に
よって生じる接地路の不均衡のため、トランジスタ１８
のゲート・ソース間電圧（ＶGS）はトランジスタ１７の
ＶGSよりも低い。非導通状態のトランジスタ１７は、ビ
ット・ラインＢＬO 上のプリチャージによって導通状態
となりうる。これは、この場合ノード１０１である高ノ
ードの電圧を低減し、セルをリード・サイクル中に不当
に論理状態を変化させることがある。セル１１，１２の
場合、拡散層からＶSSへの接地路にあまり不均衡はない
ので、それほど問題にはならない。セル１０，１３な
ど、ＶSSに隣接するセルは、リード・サイクル中に破損
する可能性が高い。
ＷＬは、ワード・ラインＷＬに結合されたすべてのセル
を選択するため高論理電圧となる。ワード・ラインＷＬ
が高論理になると、ワード・ラインＷＬに接続されたす
べてのセルはその内容をそれぞれのビット・ライン対に
与えるが、選択されたビット・ライン対のみがその内容
を出力回路に与える。一般に、ビット・ライン対は、リ
ード・サイクルの開始であらかじめ充電され、所定の電
圧に等化される。ワード・ラインＷＬが選択されると、
結合トランジスタ１９，２０は導通状態となる。蓄積ノ
ード１０１が高論理電圧になると、ビット・ラインＢＬ
O はトランジスタ１８によって低論理に引き下げられ、
ビット・ラインＢＬO ＊は高論理に維持され、論理１を
読み出させる。チャンネル幅Ｗ2 はチャンネル幅Ｗ1 よ
りも広いので、プルダウン・トランジスタ１８のコンダ
クタンスは結合トランジスタ１９のコンダクタンスより
も高い。これは、トランジスタ１８のドレイン電圧がト
ランジスタ１７の閾値電圧（ＶT ）よりも高くなること
を防ぎ、それによりトランジスタ１７が導通状態になる
ことを防ぐ。しかし、セル１０における寄生抵抗４３に
よって生じる接地路の不均衡のため、トランジスタ１８
のゲート・ソース間電圧（ＶGS）はトランジスタ１７の
ＶGSよりも低い。非導通状態のトランジスタ１７は、ビ
ット・ラインＢＬO 上のプリチャージによって導通状態
となりうる。これは、この場合ノード１０１である高ノ
ードの電圧を低減し、セルをリード・サイクル中に不当
に論理状態を変化させることがある。セル１１，１２の
場合、拡散層からＶSSへの接地路にあまり不均衡はない
ので、それほど問題にはならない。セル１０，１３な
ど、ＶSSに隣接するセルは、リード・サイクル中に破損
する可能性が高い。
【０００８】この問題に対する解決方法の１つは、金属
は拡散層よりも抵抗が低いので、ＳＲＡＭアレイにより
多くの金属ＶSSラインを設けることであるが、この方法
はメモリ・アレイの寸法を大幅に増加することがある。
は拡散層よりも抵抗が低いので、ＳＲＡＭアレイにより
多くの金属ＶSSラインを設けることであるが、この方法
はメモリ・アレイの寸法を大幅に増加することがある。
【０００９】
【課題を解決するための手段】従って、一例として、第
１および第２負荷素子と、第１および第２プルダウン・
トランジスタと、第１および第２結合トランジスタとを
含む非対称的なスタチック・ランダム・アクセス・メモ
リが提供される。第１負荷素子は、第１電源電圧端子に
接続された第１端子と、第２端子とを有する。第２負荷
素子は、第１電源電圧端子に接続された第１端子と、第
２端子とを有する。第１プルダウン・トランジスタは、
第１負荷素子の第２端子に結合された第１電流電極と、
第２電源電圧端子に結合された第２電流電極と、制御電
極とを有する。第２プルダウン・トランジスタは、第２
負荷素子の第２端子に結合された第１電流電極と、第２
電源電圧端子に結合された第２電流電極と、制御電極と
を有する。第１結合トランジスタは、第２プルダウン・
トランジスタの第１電流電極に結合された第１電流電極
と、制御電極と、第２電流電極とを有し、第１のチャン
ネル幅を有する。第２結合トランジスタは、第１プルダ
ウン・トランジスタの第１電流電極に結合された第１電
流電極と、制御電極と、第２電流電極とを有し、第２の
チャンネル幅を有する。ここで、第１のチャンネル幅は
第２のチャンネル幅よりも小さい。これらおよび他の特
徴および利点について、添付の図面とともに以下の詳細
な説明から理解を深められよう。
１および第２負荷素子と、第１および第２プルダウン・
トランジスタと、第１および第２結合トランジスタとを
含む非対称的なスタチック・ランダム・アクセス・メモ
リが提供される。第１負荷素子は、第１電源電圧端子に
接続された第１端子と、第２端子とを有する。第２負荷
素子は、第１電源電圧端子に接続された第１端子と、第
２端子とを有する。第１プルダウン・トランジスタは、
第１負荷素子の第２端子に結合された第１電流電極と、
第２電源電圧端子に結合された第２電流電極と、制御電
極とを有する。第２プルダウン・トランジスタは、第２
負荷素子の第２端子に結合された第１電流電極と、第２
電源電圧端子に結合された第２電流電極と、制御電極と
を有する。第１結合トランジスタは、第２プルダウン・
トランジスタの第１電流電極に結合された第１電流電極
と、制御電極と、第２電流電極とを有し、第１のチャン
ネル幅を有する。第２結合トランジスタは、第１プルダ
ウン・トランジスタの第１電流電極に結合された第１電
流電極と、制御電極と、第２電流電極とを有し、第２の
チャンネル幅を有する。ここで、第１のチャンネル幅は
第２のチャンネル幅よりも小さい。これらおよび他の特
徴および利点について、添付の図面とともに以下の詳細
な説明から理解を深められよう。
【００１０】
【実施例】図２は、本発明による非対称的ＳＲＡＭセル
５０，５３と対称的ＳＲＡＭ５１，５２の概略図を示
す。非対称的ＳＲＡＭセル５０は、負荷素子５５，５６
と、プルダウン・トランジスタ５７，５８と、結合トラ
ンジスタ５９，６０とを含む。対称的ＳＲＡＭセル５１
は、負荷素子６２，６３と、プルダウン・トランジスタ
６４，６５と、結合トランジスタ６６，６７とを含む。
対称的ＳＲＡＭセル５２は、負荷素子６９，７０と、プ
ルダウン・トランジスタ７１，７２と、結合トランジス
タ７３，７４とを含む。非対称的ＳＲＡＭセル５３は、
負荷素子７６，７７と、プルダウン・トランジスタ７
８，７９と、結合トランジスタ８０，８１とを含む。
５０，５３と対称的ＳＲＡＭ５１，５２の概略図を示
す。非対称的ＳＲＡＭセル５０は、負荷素子５５，５６
と、プルダウン・トランジスタ５７，５８と、結合トラ
ンジスタ５９，６０とを含む。対称的ＳＲＡＭセル５１
は、負荷素子６２，６３と、プルダウン・トランジスタ
６４，６５と、結合トランジスタ６６，６７とを含む。
対称的ＳＲＡＭセル５２は、負荷素子６９，７０と、プ
ルダウン・トランジスタ７１，７２と、結合トランジス
タ７３，７４とを含む。非対称的ＳＲＡＭセル５３は、
負荷素子７６，７７と、プルダウン・トランジスタ７
８，７９と、結合トランジスタ８０，８１とを含む。
【００１１】非対称的ＳＲＡＭセル５０において、負荷
素子５５は電源電圧端子ＶDDに接続された第１端子と、
蓄積ノード２０１に接続された第２端子とを有する。負
荷素子５６は、電源電圧端子ＶDDに接続された第１端子
と、蓄積ノード２０２に接続された第２端子とを有す
る。プルダウン・トランジスタ５７は、蓄積ノード２０
１で負荷素子５５の第２端子に接続されたドレインと、
蓄積ノード２０２に接続されたゲートと、ＶSSに接続さ
れたソースとを有する。プルダウン・トランジスタ５８
は、ノード２０２で負荷素子５６の第２端子に接続され
たドレインと、蓄積ノード２０１に接続されたゲート
と、ＶSSに接続されたソースとを有する。好適な実施例
では、ＶDDは、約５ボルトに等しい正の電源電圧を受
け、ＶSSは接地電位に結合される。セル５１，５２，５
３はセル５０と同様に接続される。
素子５５は電源電圧端子ＶDDに接続された第１端子と、
蓄積ノード２０１に接続された第２端子とを有する。負
荷素子５６は、電源電圧端子ＶDDに接続された第１端子
と、蓄積ノード２０２に接続された第２端子とを有す
る。プルダウン・トランジスタ５７は、蓄積ノード２０
１で負荷素子５５の第２端子に接続されたドレインと、
蓄積ノード２０２に接続されたゲートと、ＶSSに接続さ
れたソースとを有する。プルダウン・トランジスタ５８
は、ノード２０２で負荷素子５６の第２端子に接続され
たドレインと、蓄積ノード２０１に接続されたゲート
と、ＶSSに接続されたソースとを有する。好適な実施例
では、ＶDDは、約５ボルトに等しい正の電源電圧を受
け、ＶSSは接地電位に結合される。セル５１，５２，５
３はセル５０と同様に接続される。
【００１２】また、図２には、プルダウン・トランジス
タのソース間の拡散層９４（図３に示す）の寄生抵抗を
表す寄生抵抗８３〜８６も示す。拡散層９４はセル５０
〜５８のソースを形成し、ＶSSへの接地路である。プル
ダウン・トランジスタ５８のソースは、寄生抵抗８３を
介してＶSSに結合される。寄生抵抗８４は、プルダウン
・トランジスタ６４，６５のソースとソースとの間の寄
生抵抗を表す。寄生抵抗８５は、プルダウン・トランジ
スタ７１，７２のソースとソースとの間の寄生抵抗を表
す。寄生抵抗８６は、プルダウン・トランジスタ７８の
ソースとＶSSとの間の寄生抵抗を表す。寄生抵抗８３〜
８６は、セル５０〜５３の接地路に不均衡を生じさせ
る。拡散層９４には図示していない他の寄生抵抗がある
ことに留意されたい。各寄生抵抗８３〜８６は、５００
〜８００オームの寄生抵抗を表す。
タのソース間の拡散層９４（図３に示す）の寄生抵抗を
表す寄生抵抗８３〜８６も示す。拡散層９４はセル５０
〜５８のソースを形成し、ＶSSへの接地路である。プル
ダウン・トランジスタ５８のソースは、寄生抵抗８３を
介してＶSSに結合される。寄生抵抗８４は、プルダウン
・トランジスタ６４，６５のソースとソースとの間の寄
生抵抗を表す。寄生抵抗８５は、プルダウン・トランジ
スタ７１，７２のソースとソースとの間の寄生抵抗を表
す。寄生抵抗８６は、プルダウン・トランジスタ７８の
ソースとＶSSとの間の寄生抵抗を表す。寄生抵抗８３〜
８６は、セル５０〜５３の接地路に不均衡を生じさせ
る。拡散層９４には図示していない他の寄生抵抗がある
ことに留意されたい。各寄生抵抗８３〜８６は、５００
〜８００オームの寄生抵抗を表す。
【００１３】ＳＲＡＭセル５０の結合トランジスタ５９
およびＳＲＡＭセル５３の結合トランジスタ８１は、Ｗ
3 ／Ｌ3 として表されるチャンネル幅対チャンネル長比
を有し、ここでＷ3 はチャンネル幅でありＬ3 はチャン
ネル長である。Ｗ1 ／Ｌ1 は、セル５０，５３の結合ト
ランジスタ６０，８０のチャンネル幅対チャンネル長比
を表す。セル５１の結合トランジスタ６６，６７および
セル５２の結合トランジスタ７３，７４は、Ｗ1 ／Ｌ1
等しいチャンネル幅対チャンネル長比を有する。すべて
のセル５０〜５３のプルダウン・トランジスタは、Ｗ2
／Ｌ2 によって表されるチャンネル幅対チャンネル長比
を有する。結合トランジスタおよびプルダウン・トラン
ジスタの閾値電圧（ＶT ）は、これらのチャンネル長を
変えることによって調整できる。好適な実施例では、チ
ャンネル長Ｌ1 ，Ｌ2 ，Ｌ3 は、約３ミクロン（製図サ
イズ: drawin size ）に等しい。好適な実施例では、チ
ャンネル幅Ｗ1 は約５．５ミクロンに等しく、チャンネ
ル幅Ｗ3 は約５．０ミクロン（製図サイズ）に等しい。
プルダウン・トランジスタのチャンネル幅Ｗ2 は、約１
４ミクロン（製図サイズ）に等しい。結合トランジスタ
５９のＷ3 ／Ｌ3 比は、結合トランジスタ６０のＷ1 ／
Ｌ1 比よりも小さく、そのためＳＲＡＭセル５０は非対
称的な結合トランジスタを有する。結合トランジスタお
よびプルダウン・トランジスタの抵抗は、それぞれのチ
ャンネル幅を変えることによって調整できる。チャンネ
ル幅Ｗ3 をチャンネル幅Ｗ1 よりも小さくすることによ
って、結合トランジスタ５９，８１は結合トランジスタ
６０，８０よりも高いチャンネル抵抗を有するようにな
る。ワード・ラインＷＬが高論理であり、かつ結合トラ
ンジスタ５９が導通状態の場合、結合トランジスタ５９
両端の電圧降下は、結合トランジスタ６０両端の電圧降
下よりも大きくなる。これにより、プルダウン・トラン
ジスタ５７のゲート・ソース間電圧は、リード・サイク
ル中にプルダウン・トランジスタ５７を導通状態にさせ
るほど大きくなることを防ぎ、そのためせる５０がリー
ド・サイクル中に破損する可能性を低減する。
およびＳＲＡＭセル５３の結合トランジスタ８１は、Ｗ
3 ／Ｌ3 として表されるチャンネル幅対チャンネル長比
を有し、ここでＷ3 はチャンネル幅でありＬ3 はチャン
ネル長である。Ｗ1 ／Ｌ1 は、セル５０，５３の結合ト
ランジスタ６０，８０のチャンネル幅対チャンネル長比
を表す。セル５１の結合トランジスタ６６，６７および
セル５２の結合トランジスタ７３，７４は、Ｗ1 ／Ｌ1
等しいチャンネル幅対チャンネル長比を有する。すべて
のセル５０〜５３のプルダウン・トランジスタは、Ｗ2
／Ｌ2 によって表されるチャンネル幅対チャンネル長比
を有する。結合トランジスタおよびプルダウン・トラン
ジスタの閾値電圧（ＶT ）は、これらのチャンネル長を
変えることによって調整できる。好適な実施例では、チ
ャンネル長Ｌ1 ，Ｌ2 ，Ｌ3 は、約３ミクロン（製図サ
イズ: drawin size ）に等しい。好適な実施例では、チ
ャンネル幅Ｗ1 は約５．５ミクロンに等しく、チャンネ
ル幅Ｗ3 は約５．０ミクロン（製図サイズ）に等しい。
プルダウン・トランジスタのチャンネル幅Ｗ2 は、約１
４ミクロン（製図サイズ）に等しい。結合トランジスタ
５９のＷ3 ／Ｌ3 比は、結合トランジスタ６０のＷ1 ／
Ｌ1 比よりも小さく、そのためＳＲＡＭセル５０は非対
称的な結合トランジスタを有する。結合トランジスタお
よびプルダウン・トランジスタの抵抗は、それぞれのチ
ャンネル幅を変えることによって調整できる。チャンネ
ル幅Ｗ3 をチャンネル幅Ｗ1 よりも小さくすることによ
って、結合トランジスタ５９，８１は結合トランジスタ
６０，８０よりも高いチャンネル抵抗を有するようにな
る。ワード・ラインＷＬが高論理であり、かつ結合トラ
ンジスタ５９が導通状態の場合、結合トランジスタ５９
両端の電圧降下は、結合トランジスタ６０両端の電圧降
下よりも大きくなる。これにより、プルダウン・トラン
ジスタ５７のゲート・ソース間電圧は、リード・サイク
ル中にプルダウン・トランジスタ５７を導通状態にさせ
るほど大きくなることを防ぎ、そのためせる５０がリー
ド・サイクル中に破損する可能性を低減する。
【００１４】リード・サイクル中に、ワード・ラインＷ
Ｌは行デコーダ（図示せず）によって高論理電圧として
アサートされる。高論理電圧は、ＶDDに与えられる電源
電圧、すなわちこの場合５．０ボルトに等しくなる。結
合トランジスタ５９，６０，６６，６７，７３，７４，
８０，８１は導通状態となり、それによりメモリ・セル
５０，５１，５２，５３をそれぞれのビット・ライン対
に結合する。ビット・ライン対は、列デコーダ（図示せ
ず）に結合される。列デコーダによって選択されたビッ
ト・ライン対のみがその内容を出力回路（図示せず）に
与える。リード・サイクルの前に、ビット・ライン対は
あらかじめ充電され、例えば３．０ボルトの所定の電圧
に等化される。低論理電圧である蓄積ノードは、このノ
ードが接続されているビット・ラインをビット・ライン
対の他方のビット・ラインに対して比較的低い電圧に引
き下げる。ビット・ライン対の差電圧は、この差電圧を
検出・増幅し、対応する差信号をデータ出力回路（図示
せず）に与えるセンス増幅器（図示せず）に与えられ
る。低論理ビット・ラインは、このセンス増幅器を駆動
するのに十分大きな差信号を生成するため、わずかに放
電するだけでよい。
Ｌは行デコーダ（図示せず）によって高論理電圧として
アサートされる。高論理電圧は、ＶDDに与えられる電源
電圧、すなわちこの場合５．０ボルトに等しくなる。結
合トランジスタ５９，６０，６６，６７，７３，７４，
８０，８１は導通状態となり、それによりメモリ・セル
５０，５１，５２，５３をそれぞれのビット・ライン対
に結合する。ビット・ライン対は、列デコーダ（図示せ
ず）に結合される。列デコーダによって選択されたビッ
ト・ライン対のみがその内容を出力回路（図示せず）に
与える。リード・サイクルの前に、ビット・ライン対は
あらかじめ充電され、例えば３．０ボルトの所定の電圧
に等化される。低論理電圧である蓄積ノードは、このノ
ードが接続されているビット・ラインをビット・ライン
対の他方のビット・ラインに対して比較的低い電圧に引
き下げる。ビット・ライン対の差電圧は、この差電圧を
検出・増幅し、対応する差信号をデータ出力回路（図示
せず）に与えるセンス増幅器（図示せず）に与えられ
る。低論理ビット・ラインは、このセンス増幅器を駆動
するのに十分大きな差信号を生成するため、わずかに放
電するだけでよい。
【００１５】一例として、ＳＲＡＭセル５０がリード・
サイクル中にアクセスされると仮定する。ワード・ライ
ンＷＬは高論理電圧としてアサートされ、結合トランジ
スタ５９，６０を導通状態にし、それによりビット・ラ
インＢＬO を蓄積ノード２０２に結合し、ビット・ライ
ンＢＬO ＊を蓄積ノード２０１に結合する。上述のよう
に、ビット・ライン対ＢＬO ／ＢＬO ＊はあらかじめ充
電され、所定の電圧（約３ボルト）に等化される。蓄積
ノード２０１が高論理電圧を蓄積し、蓄積ノード２０２
が低論理電圧を蓄積する場合、プルダウン・トランジス
タ５８は導通状態になり、プルダウン・トランジスタ５
７は実質的に非導通状態になる。チャンネル幅Ｗ3 は従
来技術の図１の結合トランジスタ１９のチャンネル幅よ
りも小さいので、結合トランジスタ５９のチャンネル・
コンダクタンスは小さくなり、ビット・ラインＢＬO 上
のプリチャージ電圧がプルダウン・トランジスタ５７の
ゲートで、プルダウン・トランジスタ５７を導通状態に
させるレベルに達することを防ぎ、それにより寄生抵抗
８３の影響を相殺する。プルダウン・トランジスタ５８
は導通状態なので、ＢＬO 上の電圧はプルダウン・トラ
ンジスタ５８を介して低減される。ビット・ライン対Ｂ
ＬO ／ＢＬ1 ＊上の差電圧は前述のようにセンス増幅器
に与えられる。
サイクル中にアクセスされると仮定する。ワード・ライ
ンＷＬは高論理電圧としてアサートされ、結合トランジ
スタ５９，６０を導通状態にし、それによりビット・ラ
インＢＬO を蓄積ノード２０２に結合し、ビット・ライ
ンＢＬO ＊を蓄積ノード２０１に結合する。上述のよう
に、ビット・ライン対ＢＬO ／ＢＬO ＊はあらかじめ充
電され、所定の電圧（約３ボルト）に等化される。蓄積
ノード２０１が高論理電圧を蓄積し、蓄積ノード２０２
が低論理電圧を蓄積する場合、プルダウン・トランジス
タ５８は導通状態になり、プルダウン・トランジスタ５
７は実質的に非導通状態になる。チャンネル幅Ｗ3 は従
来技術の図１の結合トランジスタ１９のチャンネル幅よ
りも小さいので、結合トランジスタ５９のチャンネル・
コンダクタンスは小さくなり、ビット・ラインＢＬO 上
のプリチャージ電圧がプルダウン・トランジスタ５７の
ゲートで、プルダウン・トランジスタ５７を導通状態に
させるレベルに達することを防ぎ、それにより寄生抵抗
８３の影響を相殺する。プルダウン・トランジスタ５８
は導通状態なので、ＢＬO 上の電圧はプルダウン・トラ
ンジスタ５８を介して低減される。ビット・ライン対Ｂ
ＬO ／ＢＬ1 ＊上の差電圧は前述のようにセンス増幅器
に与えられる。
【００１６】図３は、本発明による８つのＳＲＡＭセル
１３０（図５）の第１部分９０の拡散層，第１多結晶シ
リコン層および金属コンタクトの配置図を示す。ＳＲＡ
Ｍアレイ１３０は、図２の非対称的ＳＲＡＭセル５０，
５３と、対称的ＳＲＡＭセル５１，５２とを含む。ＳＲ
ＡＭアレイ１３０は、シリコン基板上のｐ型ウェルにあ
り、ダブル・レベル多結晶シリコン処理が用いられる。
ＶSSを４セルごとに拡散層９４に「ストラップ(strap)
」するために金属層が用いられる。多結晶シリコンの
第１レベルは、プルダウン・トランジスタのゲートおよ
びワード・ラインとして用いられる。ビット・ラインは
金属層に形成されるが、わかりやすいように図示されて
いない。拡散層９４は、すべてのトランジスタのドレイ
ンおよびソースを形成するために用いられる。二酸化シ
リコン絶縁層９７は、拡散層９４によって被覆されない
領域を被覆する。金属コンタクト９１は、結合トランジ
スタのドレインを金属ビット・ラインに接続する。金属
コンタクト９２は、金属ＶSSラインを拡散層９４に接続
する。ＶSS金属コンタクト９２は、４セルごとに設けら
れる。第１多結晶シリコン層は、ワード・ラインＷＬお
よびプルダウン・トランジスタ５７，５８の多結晶シリ
コン・ゲート９６となる。多結晶シリコンゲート９６が
ドレイン・ソース領域９４上で交差するところで、プル
ダウン・トランジスタ５７，５８が形成される。ワード
・ラインＷＬが拡散層９４上で交差するところで、結合
トランジスタ５９，６０が形成される。結合トランジス
タ５９のゲートを形成する拡散層９４の幅は、結合トラ
ンジスタ６０のゲートの拡散層９４の幅よりも狭いこと
に留意されたい。（トランジスタ５９，６０のチャンネ
ル幅は、原寸で図示されていない。）同様に、セル５３
の結合トランジスタ８１のゲート幅は、結合トランジス
タ８０のゲート幅よりも狭い。アレイ１３０の下半分
は、４つのＳＲＡＭセルを含み、アレイ１３０の上半分
と実質的に勝手違いの図である。
１３０（図５）の第１部分９０の拡散層，第１多結晶シ
リコン層および金属コンタクトの配置図を示す。ＳＲＡ
Ｍアレイ１３０は、図２の非対称的ＳＲＡＭセル５０，
５３と、対称的ＳＲＡＭセル５１，５２とを含む。ＳＲ
ＡＭアレイ１３０は、シリコン基板上のｐ型ウェルにあ
り、ダブル・レベル多結晶シリコン処理が用いられる。
ＶSSを４セルごとに拡散層９４に「ストラップ(strap)
」するために金属層が用いられる。多結晶シリコンの
第１レベルは、プルダウン・トランジスタのゲートおよ
びワード・ラインとして用いられる。ビット・ラインは
金属層に形成されるが、わかりやすいように図示されて
いない。拡散層９４は、すべてのトランジスタのドレイ
ンおよびソースを形成するために用いられる。二酸化シ
リコン絶縁層９７は、拡散層９４によって被覆されない
領域を被覆する。金属コンタクト９１は、結合トランジ
スタのドレインを金属ビット・ラインに接続する。金属
コンタクト９２は、金属ＶSSラインを拡散層９４に接続
する。ＶSS金属コンタクト９２は、４セルごとに設けら
れる。第１多結晶シリコン層は、ワード・ラインＷＬお
よびプルダウン・トランジスタ５７，５８の多結晶シリ
コン・ゲート９６となる。多結晶シリコンゲート９６が
ドレイン・ソース領域９４上で交差するところで、プル
ダウン・トランジスタ５７，５８が形成される。ワード
・ラインＷＬが拡散層９４上で交差するところで、結合
トランジスタ５９，６０が形成される。結合トランジス
タ５９のゲートを形成する拡散層９４の幅は、結合トラ
ンジスタ６０のゲートの拡散層９４の幅よりも狭いこと
に留意されたい。（トランジスタ５９，６０のチャンネ
ル幅は、原寸で図示されていない。）同様に、セル５３
の結合トランジスタ８１のゲート幅は、結合トランジス
タ８０のゲート幅よりも狭い。アレイ１３０の下半分
は、４つのＳＲＡＭセルを含み、アレイ１３０の上半分
と実質的に勝手違いの図である。
【００１７】図４は、ＳＲＡＭアレイ１３０の第２多結
晶シリコン層とイオン注入領域とを示す第２部分１２０
の配置図を示す。セル５０の参照番号は、図示のために
含まれている。多結晶シリコンの第２レベルは、電源Ｖ
DDラインおよびセル５０の多結晶シリコン負荷抵抗５
５，５６として用いられる。共用コンタクト１２３，１
２４，１２５は、第１多結晶シリコン層および第２多結
晶シリコン層を拡散層９４に結合して、蓄積ノード２０
１，２０２および追加回路接続を形成するために用いら
れる。領域１２０，１２１の第２多結晶シリコン層は、
多結晶シリコン負荷抵抗５５，５６を形成するためイオ
ン注入されない。
晶シリコン層とイオン注入領域とを示す第２部分１２０
の配置図を示す。セル５０の参照番号は、図示のために
含まれている。多結晶シリコンの第２レベルは、電源Ｖ
DDラインおよびセル５０の多結晶シリコン負荷抵抗５
５，５６として用いられる。共用コンタクト１２３，１
２４，１２５は、第１多結晶シリコン層および第２多結
晶シリコン層を拡散層９４に結合して、蓄積ノード２０
１，２０２および追加回路接続を形成するために用いら
れる。領域１２０，１２１の第２多結晶シリコン層は、
多結晶シリコン負荷抵抗５５，５６を形成するためイオ
ン注入されない。
【００１８】図５は、図３および図４の配置図の多層複
合体としてＳＲＡＭアレイ１３０の配置図を示す。多結
晶シリコン抵抗は、各セルに必要な表面積を低減するた
め、「積層(stacked) 」構造でプルダウン・トランジス
タ上に形成されて示されている。
合体としてＳＲＡＭアレイ１３０の配置図を示す。多結
晶シリコン抵抗は、各セルに必要な表面積を低減するた
め、「積層(stacked) 」構造でプルダウン・トランジス
タ上に形成されて示されている。
【００１９】ＶSSラインに隣接する非対称的セルと、ア
レイ中央の対称的セルとを有するアレイは、拡散層の寄
生抵抗によって生じる不均衡接地路を補償し、それによ
りリード・サイクル中のセル安定性を改善する。ＶSSラ
イン付近の非対称的セルの改善されたセル安定性は、ア
レイの性能を劣化させたり、セル面積を増加せずに、リ
ード・サイクル中に非対称的セルを上書きする可能性を
低減する。
レイ中央の対称的セルとを有するアレイは、拡散層の寄
生抵抗によって生じる不均衡接地路を補償し、それによ
りリード・サイクル中のセル安定性を改善する。ＶSSラ
イン付近の非対称的セルの改善されたセル安定性は、ア
レイの性能を劣化させたり、セル面積を増加せずに、リ
ード・サイクル中に非対称的セルを上書きする可能性を
低減する。
【００２０】本発明について好適な実施例の観点から説
明してきたが、本発明は多くの点で修正でき、以上説明
してきた実施例以外の多くの実施例を取りうることが当
業者に明らかである。例えば、本発明はＰチャンネル金
属酸化物半導体（ＰＭＯＳ）トランジスタを利用して構
成でき、あるいはガリウム砒素を用いて半導体内に構成
できる。従って、本発明の真の精神および範囲に入る本
発明の一切の修正は特許請求の範囲に含まれるものとす
る。
明してきたが、本発明は多くの点で修正でき、以上説明
してきた実施例以外の多くの実施例を取りうることが当
業者に明らかである。例えば、本発明はＰチャンネル金
属酸化物半導体（ＰＭＯＳ）トランジスタを利用して構
成でき、あるいはガリウム砒素を用いて半導体内に構成
できる。従って、本発明の真の精神および範囲に入る本
発明の一切の修正は特許請求の範囲に含まれるものとす
る。
【図１】従来技術によるＳＲＡＭの概略図である。
【図２】本発明による非対称的および対照的ＳＲＡＭの
概略図である。
概略図である。
【図３】本発明によるＳＲＡＭセル・アレイの拡散層，
第１多結晶シリコン層および金属コンタクトの配置図で
ある。
第１多結晶シリコン層および金属コンタクトの配置図で
ある。
【図４】図３のＳＲＡＭセル・アレイの第２多結晶シリ
コン層およびイオン注入領域の配置図である。
コン層およびイオン注入領域の配置図である。
【図５】図３および図４の多層複合体の配置図である。
５０，５３ 非対称的ＳＲＡＭセル ５１，５２ 対称的ＳＲＡＭセル ５５，５６ 負荷素子 ５７，５８ プルダウン・トランジスタ ５９，６０ 結合トランジスタ ６２，６３ 負荷素子 ６４，６５ プルダウン・トランジスタ ６６，６７ 結合トランジスタ ６９，７０ 負荷素子 ７１，７２ プルダウン・トランジスタ ７３，７４ 結合トランジスタ ７６，７７ 負荷素子 ７８，７９ プルダウン・トランジスタ ８０，８１ 結合トランジスタ ８３〜８６ 寄生抵抗 ９０ 第１部分 ９１，９２ 金属コンタクト ９４ 拡散層 ９６ 多結晶シリコン・ゲート ９７ 二酸化シリコン絶縁層 １２０ 第２部分 １２３，１２４，１２５ 共用コンタクト １３０ ＳＲＡＭアレイ ２０１，２０２ 蓄積ノード
Claims (3)
- 【請求項１】 第１電源電圧端子に接続された第１端子
と、第２端子とを有する第１負荷素子（５５）；前記第
１電源電圧端子に接続された第１端子と、第２端子とを
有する第２負荷素子（５６）；前記第１負荷素子（５
５）の前記第２端子に結合された第１電流電極と、第２
電源電圧端子に結合された第２電流電極と、制御電極と
を有する第１プルダウン・トランジスタ（５７）；前記
第２負荷素子（５６）の前記第２端子に結合された第１
電流電極と、前記第２電源電圧端子に結合された第２電
流電極と、制御電極とを有する第２プルダウン・トラン
ジスタ（５８）；前記第２プルダウン・トランジスタ
（５８）の前記第１電流電極に結合された第１電流電極
と、制御電極と、第２電流電極とを有し、第１のチャン
ネル幅を有する第１結合トランジスタ（５９）；および
前記第１プルダウン・トランジスタ（５７）の前記第１
電流電極に結合された第１電流電極と、制御電極と、第
２電流電極とを有し、第２のチャンネル幅を有する第２
結合トランジスタ（６０）；によって構成され、 前記第１のチャンネル幅が前記第の２チャンネル幅より
も小さいことを特徴とする非対称的スタチック・ランダ
ム・アクセス・メモリ（５０）。 - 【請求項２】 第１電源電圧端子に接続された第１端子
と、第２端子とを有する第１負荷素子（５５）；前記第
１電源電圧端子に接続された第１端子と、第２端子とを
有する第２負荷素子（５６）；前記第１負荷素子（５
５）の前記第２端子に結合された第１電流電極と、第２
電源電圧端子に結合された第２電流電極と、制御電極と
を有する第１プルダウン・トランジスタ（５７）；前記
第２負荷素子（５６）の前記第２端子に結合された第１
電流電極と、前記第２電源電圧端子に結合された第２電
流電極と、制御電極とを有する第２プルダウン・トラン
ジスタ（５８）；前記第２プルダウン・トランジスタ
（５８）の前記第１電流電極に結合された第１電流電極
と、制御電極と、第２電流電極とを有し、第１のチャン
ネル幅対チャンネル長比を有する第１結合トランジスタ
（５９）；および前記第１プルダウン・トランジスタ
（５７）の前記第１電流電極に結合された第１電流電極
と、制御電極と、第２電流電極とを有し、第２のチャン
ネル幅対チャンネル長比を有する第２結合トランジスタ
（６０）；によって構成され、 前記第１のチャンネル幅対チャンネル長比が前記第２の
チャンネル幅対チャンネル長比よりも小さいことを特徴
とする非対称的スタチック・ランダム・アクセス・メモ
リ（５０）。 - 【請求項３】 複数のワード・ライン；前記複数のワー
ド・ラインと交差するように配置された複数のビット・
ライン対；電源電圧端子；前記ワード・ラインとビット
・ライン対との交点に配置され、前記電源電圧端子に結
合される複数の非対称的スタチック・ランダム・アクセ
ス・メモリ・セル（５０，５３）であって、前記電源電
圧端子に隣接して配置される複数のＳＲＡＭセル（５
０，５３）；および前記ワード・ラインとビット・ライ
ン対との交点に配置され、前記電源電圧端子に結合され
る複数の対称的スタチック・ランダム・アクセス・メモ
リ・セル（５１，５２）であって、前記電源電圧端子か
ら離間して配置される複数のＳＲＡＭセル（５１，５
２）；によって構成されることを特徴とするスタチック
・ランダム・アクセス・メモリ・アレイ（９０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US069325 | 1979-08-24 | ||
| US08/069,325 US5363328A (en) | 1993-06-01 | 1993-06-01 | Highly stable asymmetric SRAM cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350054A true JPH06350054A (ja) | 1994-12-22 |
Family
ID=22088227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6136701A Pending JPH06350054A (ja) | 1993-06-01 | 1994-05-27 | 安定性の高い非対称的ｓｒａｍセル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5363328A (ja) |
| JP (1) | JPH06350054A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000031300A (ja) * | 1998-07-09 | 2000-01-28 | Fujitsu Ltd | スタティック型半導体記憶装置 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3367776B2 (ja) * | 1993-12-27 | 2003-01-20 | 株式会社東芝 | 半導体装置 |
| US6072715A (en) * | 1994-07-22 | 2000-06-06 | Texas Instruments Incorporated | Memory circuit and method of construction |
| US6330182B1 (en) | 1998-09-23 | 2001-12-11 | Intel Corporation | Method for evaluating soft error immunity of CMOS circuits |
| US6369630B1 (en) | 1999-11-24 | 2002-04-09 | Bae Systems Information And Electronic Systems Integration Inc. | Single-event upset hardened reconfigurable bi-stable CMOS latch |
| AU2003258162A1 (en) * | 2002-08-09 | 2004-02-25 | The Governing Council Of The University Of Toronto | Low leakage asymmetric sram cell devices |
| FR2891652A1 (fr) * | 2005-10-03 | 2007-04-06 | St Microelectronics Sa | Cellule de memoire vive sram asymetrique a six transistors. |
| US20090073758A1 (en) * | 2007-09-19 | 2009-03-19 | International Business Machines Corporation | Sram cells with asymmetric floating-body pass-gate transistors |
| US8139400B2 (en) | 2008-01-22 | 2012-03-20 | International Business Machines Corporation | Enhanced static random access memory stability using asymmetric access transistors and design structure for same |
| US20100019351A1 (en) * | 2008-07-28 | 2010-01-28 | Albert Ratnakumar | Varactors with enhanced tuning ranges |
| US8735983B2 (en) | 2008-11-26 | 2014-05-27 | Altera Corporation | Integrated circuit transistors with multipart gate conductors |
| US20100127331A1 (en) * | 2008-11-26 | 2010-05-27 | Albert Ratnakumar | Asymmetric metal-oxide-semiconductor transistors |
| US8193062B2 (en) | 2009-09-25 | 2012-06-05 | International Business Machines Corporation | Asymmetric silicon-on-insulator SRAM cell |
| US8638594B1 (en) | 2009-12-02 | 2014-01-28 | Altera Corporation | Integrated circuits with asymmetric transistors |
| US8482963B1 (en) | 2009-12-02 | 2013-07-09 | Altera Corporation | Integrated circuits with asymmetric and stacked transistors |
| US9496268B2 (en) | 2009-12-02 | 2016-11-15 | Altera Corporation | Integrated circuits with asymmetric and stacked transistors |
| US8138797B1 (en) | 2010-05-28 | 2012-03-20 | Altera Corporation | Integrated circuits with asymmetric pass transistors |
| KR101929530B1 (ko) | 2012-02-21 | 2019-03-15 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그것의 구동 방법 |
| US8975928B1 (en) | 2013-04-26 | 2015-03-10 | Altera Corporation | Input-output buffer circuitry with increased drive strength |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3163340D1 (en) * | 1980-01-29 | 1984-06-07 | Nec Corp | Semiconductor device |
| US4879690A (en) * | 1987-09-07 | 1989-11-07 | Mitsubishi Denki Kabushiki Kaisha | Static random access memory with reduced soft error rate |
| US5153852A (en) * | 1988-07-01 | 1992-10-06 | Vitesse Semiconductor Corporation | Static RAM cell with high speed and improved cell stability |
| JPH0340294A (ja) * | 1989-07-05 | 1991-02-21 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
| JPH03218667A (ja) * | 1989-11-01 | 1991-09-26 | Hitachi Ltd | 半導体記憶装置 |
| JPH04113587A (ja) * | 1990-09-04 | 1992-04-15 | Toshiba Corp | 半導体記憶装置 |
-
1993
- 1993-06-01 US US08/069,325 patent/US5363328A/en not_active Expired - Fee Related
-
1994
- 1994-05-27 JP JP6136701A patent/JPH06350054A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000031300A (ja) * | 1998-07-09 | 2000-01-28 | Fujitsu Ltd | スタティック型半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5363328A (en) | 1994-11-08 |
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