FR2891652A1 - Cellule de memoire vive sram asymetrique a six transistors. - Google Patents
Cellule de memoire vive sram asymetrique a six transistors. Download PDFInfo
- Publication number
- FR2891652A1 FR2891652A1 FR0510090A FR0510090A FR2891652A1 FR 2891652 A1 FR2891652 A1 FR 2891652A1 FR 0510090 A FR0510090 A FR 0510090A FR 0510090 A FR0510090 A FR 0510090A FR 2891652 A1 FR2891652 A1 FR 2891652A1
- Authority
- FR
- France
- Prior art keywords
- transistor
- threshold voltage
- transistors
- ram cell
- nmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Abstract
L'invention concerne une cellule de mémoire vive comprenant- une paire de lignes (BL, BL) de bits complémentaires,- un circuit bistable comprenant des première (20) et deuxième (21) bornes de lecture/écriture complémentaires , et comprenant deux noeuds de stockage, le premier noeud de stockage étant constitué d'un premier transistor nMos (16) et d'un premier transistor pMos (15); le deuxième noeud de stockage étant constitué d'un deuxième transistor nMos (18) et d'un deuxième transistor pMos (17),- un premier transistor interrupteur (22) connecté entre la première borne (20) et l'une des lignes (BL) de la paire de lignes de bits,- un deuxième transistor interrupteur (23) connecté entre la deuxième borne (21) et l'autre ligne (BL) de la paire de lignes de bits.Selon l'invention, les deux transistors nMos du circuit bistable ont tensions de seuil différentes.
Description
15 20
CELLULE DE MEMOIRE VIVE SRAM ASYMETRIQUE A SIX
TRANSISTORS
La présente invention concerne de façon générale les mémoires vives, notamment la structure de cellules de mémoire vive de type SRAM (static random-access memory) à grande vitesse de lecture.
En particulier, l'invention concerne une cellule de mémoire vive à six transistors comprenant une paire de lignes de bits complémentaires, un circuit bistable comprenant des première et deuxième bornes de lecture/écriture complémentaires; et comprenant des premier et deuxième noeuds de stockage respectifs, le premier noeud de stockage étant constitué d'un premier transistor nMos et d'un premier transistor pMos; le deuxième noeud de stockage étant constitué d'un deuxième transistor nMos et d'un deuxième transistor pMos, - un premier transistor interrupteur connecté entre la première borne et l'une des lignes de la paire de lignes de bits, un deuxième transistor interrupteur connecté entre la deuxième borne et l'autre ligne de la paire de lignes de bits.
Une telle cellule de mémoire vive SRAM est bien connue de l'homme du métier, notamment par l'exemple qu'en donne le brevet US6519176 qui décrit l'utilisation d'un circuit bistable symétrique dans une cellule mémoire SRAM. Pour obtenir un courant de lecture important et, par conséquent, une amélioration du temps d'accès à la ligne de bit à 1, les transistors interrupteurs ont des tensions de seuil différentes. A cet effet, la tension de seuil du transistor interrupteur reliant la borne du bistable à la ligne de bit à 1 est inférieure à celle de l'autre transistor interrupteur reliant l'autre borne du bistable à la ligne de bit à O. L'évolution des marchés et des techniques nécessite des matériels toujours plus rapides, plus puissants. La présente invention a donc pour but d'améliorer encore le temps d'accès à la ligne de bit à 1.
A cette fin, la cellule de l'invention, par ailleurs conforme à la définition générique qu'en donne le préambule ci-dessus, est essentiellement caractérisée en ce que les premier et deuxième transistors nMos du circuit bistable ont des première et deuxième tensions de seuil dont la première est supérieure à la deuxième, créant une asymétrie du circuit bistable.
Grâce à cet agencement, la ligne de bit à 1 se décharge à travers deux transistors à faible tension de seuil montés en série, ce qui augmente la vitesse d'accès lecture/écriture à la cellule mémoire.
Un autre avantage de cet agencement réside en ce que l'état initial est garanti. L'avantage tiré de ce fait est un état connu du contenu de la mémoire après la mise sous tension, évitant une séquence de mise à Zéro par exemple, avant de démarrer une application.
Cette configuration asymétrique de cellule mémoire augmente la vitesse d'accès à la cellule mais augmente en même temps le courant de fuite. L'augmentation du courant de fuite contribue à l'augmentation de la consommation statique totale du circuit, mais uniquement lorsque le point mémoire de la borne de lecture / écriture contient la valeur opposée à celle de son état initial. L'invention trouve donc un compromis entre l'augmentation de la vitesse de lecture/écriture et l'augmentation de la consommation statique.
Dans le mode de réalisation préféré de l'invention, les premier et deuxième transistors interrupteurs ont des première et deuxième tensions de seuil respectives dont la première est supérieure à la deuxième; et, plus particulièrement, le deuxième transistor interrupteur et le deuxième transistor nMos ont la même tension de seuil.
Plusieurs méthodes sont connues pour obtenir des différences de tension de seuil entre transistors. De préférence, les différences de tension de seuil des transistors résultent de différentes implantations ioniques par différents niveaux de masquage.
Les contraintes techniques actuelles de fabrication imposent, pour deux transistors adjacents, d'avoir la même tension de seuil.
2891652 4 Ainsi, sur le plan topographique, le premier transistor interrupteur et le premier transistor nMos du bistable sont montés en série sur un premier côté de la cellule de mémoire vive, et le deuxième transistor interrupteur et le deuxième transistor nMos du bistable sont montés en série sur un deuxième côté, opposé au premier côté, de la cellule de mémoire vive.
De préférence, le deuxième transistor interrupteur et le deuxième transistor nMos du bistable montés en série sur le deuxième côté de la cellule de mémoire vive sont adjacents.
De même, le premier transistor interrupteur et le premier transistor nMos du bistable montés en série sur le premier côté de la cellule de mémoire vive sont, de préférence, adjacents.
Par ailleurs, les grilles des transistors interrupteurs sont avantageusement connectées à une même ligne de sélection de mot.
Enfin, selon une autre caractéristique de l'invention, une pluralité de cellules de mémoire vive ainsi décrites peuvent être assemblées en matrice.
D'autres caractéristiques et avantages de la présente invention apparaîtront plus clairement à la
lecture de la description suivante donnée à titre
d'exemple illustratif et non limitatif et faite en référence aux figures annexées dans lesquelles: - la figure 1 est une représentation d'une cellule mémoire selon l'invention - la figure 2 est une vue de dessus d'une cellule mémoire selon l'invention en technologie 45nm, à titre indicatif mais non limitatif à cette génération technologique.
La figure 1 illustre une cellule de mémoire vive comprenant une paire de lignes BL, BL de bits complémentaires, et un circuit bistable.
Le circuit bistable comprend deux bornes 20, 21 de lecture/écriture complémentaires; et deux noeuds de stockage 15 à 18.
Le premier noeud de stockage est constitué d'un premier transistor nMos 16 et d'un premier transistor pMos 15 dont les grilles sont connectées entre elles et à la deuxième borne 21 de lecture/écriture. Le deuxième noeud de stockage est constitué d'un deuxième transistor nMos 18 et d'un deuxième transistor pMos 17 dont les grilles sont connectées entre elles et à la première borne 20 de lecture/écriture.
Un premier transistor interrupteur 22 est connecté entre la première borne 20 et l'une des lignes BL de la paire de lignes de bits. Un deuxième transistor interrupteur 23 est connecté entre la deuxième borne 21 et l'autre ligne BL de la paire de lignes de bits.
L'alimentation est amenée au circuit bistable par l'intermédiaire les lignes 12 et 13, typiquement la ligne 12 étant à potentiel positif et la ligne 13 à la masse.
Les deux transistors pMos 15 et 17 du bistable sont agencés de sorte que leur drain soit raccordé à la ligne de source d'alimentation 12.
Selon une caractéristique de l'invention, les premier 16 et deuxième 18 transistors nMos du circuit bistable ont des première et deuxième tensions de seuil dont la première est supérieure à la deuxième.
Selon une autre caractéristique de l'invention, les premier 22 et deuxième 23 transistors interrupteurs ont des première et deuxième tensions de seuil respectives dont la première est supérieure à la deuxième.
Le deuxième transistor interrupteur 23 et le deuxième transistor nMos 18 ont, de préférence, la même tension de seuil et notamment une tension de seuil plutôt faible.
Le premier transistor interrupteur 22 et le premier transistor nMos 16 ont, de préférence, la même tension de seuil et notamment une tension de seuil plutôt élevée.
Les dispersions des tensions de seuil des 30 transistors à tension de seuil élevée (HVT) et des transistors à tension de seuil faible (LVT) sont telles que min(HVT) > max(LVT); par exemple HVT=0,6V+/-1096 (min=0,54V) et LVT=0,4V+/-1096 (max=0,44V).
Comme le montre la figure 2, le premier transistor interrupteur 22 et le premier transistor nMos 16 du bistable sont avantageusement montés en série sur un premier côté de la cellule de mémoire vive, et le deuxième transistor interrupteur 23 et le deuxième transistor nMos 18 du bistable sont montés en série sur un deuxième côté, opposé au premier côté, de la cellule de mémoire vive.
Le deuxième transistor interrupteur 23 et le deuxième transistor nMos 18 du bistable montés en série sur le deuxième côté de la cellule de mémoire vive sont, de préférence, adjacents.
De même, le premier transistor interrupteur 22 et le premier transistor nMos 16 du bistable montés en série sur le premier côté de la cellule de mémoire vive sont, de préférence, adjacents.
La grille 24 du transistor interrupteur 22 est connectée à la grille 25 du transistor interrupteur 23 de préférence par l'intermédiaire d'une même ligne de sélection de mot WL. Une même ligne de sélection de mot commande ainsi la lecture / écriture vers les lignes de bits de la cellule ainsi sélectionnée.
Les différences de tension de seuil des transistors résultent de différentes implantations ioniques.
L'asymétrie des tensions de seuil par implantations ioniques est rendue possible, pour un dessin de cellule rectangulaire, par l'existence d'une alternance - d'un caisson P (PWELL) à gauche avec des transistors nMos à haute tension de seuil (HVT), - d'un caisson N (NWELL) au milieu avec des transistors pMos à haute tension de seuil (HVT), - d'un caisson P (PWELL) à droite avec des transistors nMos à faible tension de seuil (LVT).
Cette asymétrie est valable pour toutes les technologies, même les plus fines, à savoir par exemple en technologie 45nm, des dimensions de cellule rectangulaire de 0.73 m par 0.34 m comme le montre la figure 2.
Une pluralité de cellules de mémoire vive telles 15 que décrites précédemment peut être assemblée de sorte à constituer une matrice.
Lors de la mise sous tension, la cellule mémoire prend une valeur initiale. Sans asymétrie, la valeur initiale est aléatoire, avec une même probabilité d'avoir 0 ou 1 aux bornes de lecture/écriture. En présence d'une asymétrie, en l'occurrence une différence de tension de seuil entre les deux transistors nMos des deux noeuds de stockage du circuit bistable, la valeur initiale est garantie. En effet, le potentiel des deux noeuds de stockage suit la montée de l'alimentation, jusqu'à ce que le transistor nMos qui a la tension de seuil la plus faible devienne conducteur; il y a alors un basculement irréversible d'un côté: la valeur "0" sur le drain du transistor à faible tension de seuil. 20
Claims (10)
1. Cellule de mémoire vive comprenant: une paire de lignes de bits complémentaires, un circuit bistable comprenant des première (20) et deuxième (21) bornes de lecture/écriture complémentaires; et comprenant des premier (15, 16) et deuxième {17, 18) n uds de stockage respectifs, le premier noeud de stockage étant constitué d'un premier transistor nMos {16) et d'un premier transistor pMos {15) ; le deuxième n ud de stockage étant constitué d'un deuxième transistor nMos (18) et d'un deuxième transistor pMos (17), un premier transistor interrupteur (22) connecté entre la première borne (20) et l'une des lignes de la paire de lignes de bits (BL), un deuxième transistor interrupteur (23) connecté entre la deuxième borne (21) et l'autre ligne de la paire de lignes de bits (BL), caractérisée en ce les premier et deuxième transistors nMos (16, 18) du circuit bistable ont des première et deuxième tensions de seuil dont la première est supérieure à la deuxième.
2. Cellule de mémoire vive selon la revendication 1, caractérisée en ce que les premier (22) et deuxième (23) transistors interrupteurs ont des première et deuxième tensions de seuil respectives dont la première est supérieure à la deuxième.
3. Cellule de mémoire vive selon l'une quelconque des revendications précédentes, caractérisée en ce que le deuxième transistor interrupteur (23) et le deuxième transistor nMos (18) ont la même tension de seuil.
4. Cellule de mémoire vive selon l'une quelconque des revendications précédentes, caractérisée en ce que le premier transistor interrupteur (22) et le premier transistor nMos (16) ont la même tension de seuil.
5. Cellule de mémoire vive selon l'une quelconque des revendications précédentes, caractérisée en ce que le premier transistor interrupteur (22) et le premier transistor nMos (16) du bistable sont montés en série sur un premier côté de la cellule de mémoire vive, et en ce que le deuxième transistor interrupteur (23) et le deuxième transistor nMos (18) du bistable sont montés en série sur un deuxième côté, opposé au premier côté, de la cellule de mémoire vive.
6. Cellule de mémoire vive selon la revendication 5, caractérisée en ce que le deuxième transistor interrupteur {23) et le deuxième transistor nMos (18) du bistable montés en série sur le deuxième côté de la cellule de mémoire vive sont adjacents.
7. Cellule de mémoire vive selon l'une quelconque des revendications 5 ou 6, caractérisée en ce que le premier transistor interrupteur (22) et le premier transistor nMos (16) du bistable montés en série sur le premier côté de la cellule de mémoire vive sont adjacents.
8. Cellule de mémoire vive selon l'une quelconque des revendications précédentes, caractérisée en ce que les différences de tension de seuil des transistors résultent de différentes implantations ioniques.
9. Cellule de mémoire vive selon l'une quelconque des revendications précédentes, caractérisée en ce que les grilles (24, 25) des transistors interrupteurs (22, 23) sont connectées à une même ligne (WL) de sélection de mot.
10. Matrice de cellules mémoire caractérisée en 30 ce qu'elle comprend une pluralité de cellules de mémoire vive selon l'une quelconque des revendications précédentes.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0510090A FR2891652A1 (fr) | 2005-10-03 | 2005-10-03 | Cellule de memoire vive sram asymetrique a six transistors. |
US11/541,961 US20070076468A1 (en) | 2005-10-03 | 2006-10-02 | Asymmetric six transistor SRAM random access memory cell |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0510090A FR2891652A1 (fr) | 2005-10-03 | 2005-10-03 | Cellule de memoire vive sram asymetrique a six transistors. |
Publications (1)
Publication Number | Publication Date |
---|---|
FR2891652A1 true FR2891652A1 (fr) | 2007-04-06 |
Family
ID=36577565
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR0510090A Pending FR2891652A1 (fr) | 2005-10-03 | 2005-10-03 | Cellule de memoire vive sram asymetrique a six transistors. |
Country Status (2)
Country | Link |
---|---|
US (1) | US20070076468A1 (fr) |
FR (1) | FR2891652A1 (fr) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2020658A3 (fr) * | 2007-06-29 | 2009-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Dispositif de mémoire à semi-conducteurs et dispositif à semi-conducteurs |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7813162B2 (en) * | 2008-02-28 | 2010-10-12 | International Business Machines Corporation | SRAM cell having asymmetric pass gates |
US9059032B2 (en) * | 2011-04-29 | 2015-06-16 | Texas Instruments Incorporated | SRAM cell parameter optimization |
EP3828889B1 (fr) * | 2014-08-12 | 2023-10-04 | Japan Science and Technology Agency | Circuit de mémoire |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4059826A (en) * | 1975-12-29 | 1977-11-22 | Texas Instruments Incorporated | Semiconductor memory array with field effect transistors programmable by alteration of threshold voltage |
JPS56107394A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory circuit |
JPH01109600A (ja) * | 1987-10-23 | 1989-04-26 | Matsushita Electric Ind Co Ltd | 検査回路 |
JPH05183120A (ja) * | 1991-12-26 | 1993-07-23 | Sony Corp | 半導体記憶装置およびその製造方法 |
US5285069A (en) * | 1990-11-21 | 1994-02-08 | Ricoh Company, Ltd. | Array of field effect transistors of different threshold voltages in same semiconductor integrated circuit |
JPH0676582A (ja) * | 1992-08-27 | 1994-03-18 | Hitachi Ltd | 半導体装置 |
US20040062083A1 (en) * | 2002-09-30 | 2004-04-01 | Layman Paul Arthur | Method for defining the initial state of static random access memory |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5348903A (en) * | 1992-09-03 | 1994-09-20 | Motorola Inc. | Process for fabricating a semiconductor memory cell having thin-film driver transistors overlapping dual wordlines |
US5363328A (en) * | 1993-06-01 | 1994-11-08 | Motorola Inc. | Highly stable asymmetric SRAM cell |
US5703392A (en) * | 1995-06-02 | 1997-12-30 | Utron Technology Inc | Minimum size integrated circuit static memory cell |
JP3523762B2 (ja) * | 1996-12-19 | 2004-04-26 | 株式会社東芝 | 半導体記憶装置 |
JP4565700B2 (ja) * | 1999-05-12 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US6519176B1 (en) * | 2000-09-29 | 2003-02-11 | Intel Corporation | Dual threshold SRAM cell for single-ended sensing |
US6898111B2 (en) * | 2001-06-28 | 2005-05-24 | Matsushita Electric Industrial Co., Ltd. | SRAM device |
AU2003258162A1 (en) * | 2002-08-09 | 2004-02-25 | The Governing Council Of The University Of Toronto | Low leakage asymmetric sram cell devices |
US7158402B2 (en) * | 2003-08-06 | 2007-01-02 | Texas Instruments Incorporated | Asymmetric static random access memory device having reduced bit line leakage |
-
2005
- 2005-10-03 FR FR0510090A patent/FR2891652A1/fr active Pending
-
2006
- 2006-10-02 US US11/541,961 patent/US20070076468A1/en not_active Abandoned
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4059826A (en) * | 1975-12-29 | 1977-11-22 | Texas Instruments Incorporated | Semiconductor memory array with field effect transistors programmable by alteration of threshold voltage |
JPS56107394A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory circuit |
JPH01109600A (ja) * | 1987-10-23 | 1989-04-26 | Matsushita Electric Ind Co Ltd | 検査回路 |
US5285069A (en) * | 1990-11-21 | 1994-02-08 | Ricoh Company, Ltd. | Array of field effect transistors of different threshold voltages in same semiconductor integrated circuit |
JPH05183120A (ja) * | 1991-12-26 | 1993-07-23 | Sony Corp | 半導体記憶装置およびその製造方法 |
JPH0676582A (ja) * | 1992-08-27 | 1994-03-18 | Hitachi Ltd | 半導体装置 |
US20040062083A1 (en) * | 2002-09-30 | 2004-04-01 | Layman Paul Arthur | Method for defining the initial state of static random access memory |
Non-Patent Citations (6)
Title |
---|
"PROGRAMMING A STATIC RANDOM-ACCESS MEMORY CELL WITH HOT ELECTRONS", IBM TECHNICAL DISCLOSURE BULLETIN, IBM CORP. NEW YORK, US, vol. 29, no. 3, August 1986 (1986-08-01), pages 1110 - 1111, XP000195691, ISSN: 0018-8689 * |
ISHIDA M ET AL: "A novel 6T-SRAM cell technology designed with rectangular patterns scalable beyond 0.18 /spl mu/m generation and desirable for ultra high speed operation", ELECTRON DEVICES MEETING, 1998. IEDM '98 TECHNICAL DIGEST., INTERNATIONAL SAN FRANCISCO, CA, USA 6-9 DEC. 1998, PISCATAWAY, NJ, USA,IEEE, US, 6 December 1998 (1998-12-06), pages 201 - 204, XP010321446, ISBN: 0-7803-4774-9 * |
PATENT ABSTRACTS OF JAPAN vol. 005, no. 113 (P - 089) 13 November 1981 (1981-11-13) * |
PATENT ABSTRACTS OF JAPAN vol. 013, no. 351 (P - 912) 7 August 1989 (1989-08-07) * |
PATENT ABSTRACTS OF JAPAN vol. 017, no. 599 (E - 1455) 2 November 1993 (1993-11-02) * |
PATENT ABSTRACTS OF JAPAN vol. 018, no. 333 (P - 1759) 23 June 1994 (1994-06-23) * |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2020658A3 (fr) * | 2007-06-29 | 2009-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Dispositif de mémoire à semi-conducteurs et dispositif à semi-conducteurs |
US7929332B2 (en) | 2007-06-29 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and semiconductor device |
US8259487B2 (en) | 2007-06-29 | 2012-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US20070076468A1 (en) | 2007-04-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0080394B1 (fr) | Bascule bistable à stockage non volatil et à repositionnement statique | |
EP2245632B1 (fr) | Cellule mémoire sram à transistors double grille dotee de moyens pour ameliorer la marge en ecriture | |
FR2787922A1 (fr) | Cellule memoire a programmation unique en technologie cmos | |
FR2980035A1 (fr) | Circuit integre realise en soi comprenant des cellules adjacentes de differents types | |
EP3002788B1 (fr) | Dispositif a cellules memoires sram comportant des moyens de polarisation des caissons des transistors des cellules memoires | |
FR2958441A1 (fr) | Circuit pseudo-inverseur sur seoi | |
EP3010022B1 (fr) | Cellule memoire a transistors de lecture de type tfet et mosfet | |
FR3021803A1 (fr) | Cellules memoire jumelles accessibles individuellement en lecture | |
FR3021804A1 (fr) | Cellule memoire non volatile duale comprenant un transistor d'effacement | |
EP1388896A1 (fr) | Mémoire sur substrat du type silicium sur isolant. | |
FR2891652A1 (fr) | Cellule de memoire vive sram asymetrique a six transistors. | |
FR3049380A1 (fr) | Amelioration des performances en lecture d'un dispositif de memoire non volatile, en particulier un dispositif de memoire non volatile avec transistor de selection enterre | |
FR2921508A1 (fr) | Memoire sram a cellule de reference de polarisation | |
FR2871282A1 (fr) | Dispositif memoire programmable une seule fois | |
EP2003650B1 (fr) | Cellule mémoire SRAM asymétrique à 4 transistors double grille | |
EP3382709B1 (fr) | Cellule mémoire sram | |
EP0915480A2 (fr) | Point mémoire MOS | |
FR2955195A1 (fr) | Dispositif de comparaison de donnees dans une memoire adressable par contenu sur seoi | |
EP3451340B1 (fr) | Procédé de programmation d'une cellule mémoire dram à un transistor et dispositif mémoire | |
EP2977988B1 (fr) | Mémoire non volatile à résistance programmable | |
FR2823900A1 (fr) | Memoire non volatile de type famos | |
FR3001333A1 (fr) | Grille arriere dans transistor de selection pour dram embarquee | |
EP2556533B1 (fr) | Point memoire ram a un transistor | |
FR3109239A1 (fr) | Procédé d’écriture dans une mémoire non-volatile suivant le vieillissement des cellules mémoires et circuit intégré correspondant. | |
FR3033076A1 (fr) | Memoire non volatile ayant un decodeur de ligne a polarite variable |