JPH01109600A - 検査回路 - Google Patents
検査回路Info
- Publication number
- JPH01109600A JPH01109600A JP62268557A JP26855787A JPH01109600A JP H01109600 A JPH01109600 A JP H01109600A JP 62268557 A JP62268557 A JP 62268557A JP 26855787 A JP26855787 A JP 26855787A JP H01109600 A JPH01109600 A JP H01109600A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- ram
- memory
- test
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims description 26
- 238000007689 inspection Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタルシステムの検査回路、特にシヌテ
ム内に組み込まれる自己検査回路に関するものである。
ム内に組み込まれる自己検査回路に関するものである。
従来の技術
ディジタル回路はその規模が大きくなるにつれ、回路動
作の検証がますます複雑となる。特にＬＳＩにおいては
、検査工数が、ＬＳＩのコストに影響する。近年のＬＳ
Ｉや、大規模なディジタルシステムにおいては、検査回
路を内蔵し、検査の容易化を図る様考慮されている。
作の検証がますます複雑となる。特にＬＳＩにおいては
、検査工数が、ＬＳＩのコストに影響する。近年のＬＳ
Ｉや、大規模なディジタルシステムにおいては、検査回
路を内蔵し、検査の容易化を図る様考慮されている。
一般に、ディジタル・システムの検査としては、検査用
の入力信号パターンを被検査デバイスに入力し、その出
力と、出力期待値を照合する事により検査が行なわれる
。
の入力信号パターンを被検査デバイスに入力し、その出
力と、出力期待値を照合する事により検査が行なわれる
。
また、プログラム制御方式のディジタルφシステムの検
査においては、実際のアプリケーション串プログラムの
替９に、テスト用のプログラムを実としては、テスト用
の入力信号パターン若しくはプログラムの発生回路と、
ディジタル・システムの各部からの出力信号を出力期待
値と照合する判別回路が設けられる。これらの回路を集
積して、内部に自己検査回路を実現する場合には、いか
に少ないハードウェア量で、どれだけ効率良く検査が行
なえるかが重要な問題点となる。
査においては、実際のアプリケーション串プログラムの
替９に、テスト用のプログラムを実としては、テスト用
の入力信号パターン若しくはプログラムの発生回路と、
ディジタル・システムの各部からの出力信号を出力期待
値と照合する判別回路が設けられる。これらの回路を集
積して、内部に自己検査回路を実現する場合には、いか
に少ないハードウェア量で、どれだけ効率良く検査が行
なえるかが重要な問題点となる。
＋１
本発明はかかる問題点に鑑み、検査回路のハードウエア
量を著しるしく減少させうる事ができるディジタル・シ
ステムの検査回路を提供する事を目的とする。
量を著しるしく減少させうる事ができるディジタル・シ
ステムの検査回路を提供する事を目的とする。
開明点を解決するための手段
本発明は、ＲＡＭを有するディジタル・システムにおい
て、前記ＲＡＭ内のメモリセルの構成を非対象とする事
により、電源投入時若しくはリセット時に、各前記メモ
リセルにそれぞれ特定の安定状態を与え、そのデータを
、システムの検査信号として用いる事を特徴とする検査
回路である。
て、前記ＲＡＭ内のメモリセルの構成を非対象とする事
により、電源投入時若しくはリセット時に、各前記メモ
リセルにそれぞれ特定の安定状態を与え、そのデータを
、システムの検査信号として用いる事を特徴とする検査
回路である。
作 用
ＲＡＭ内のメモリセルの構成を非対象とする事によシミ
源投入時に、各メモリセ／しは特定の安定状態を持つ事
になる。すなわち、ＲＡＭが電源投入若しくはリセット
により、初期状態として、特定のデータを持ったメモリ
となる。このデータが検査信号となる様に設計する事に
より、検査信号を蓄えるメモリとして使用できる。
源投入時に、各メモリセ／しは特定の安定状態を持つ事
になる。すなわち、ＲＡＭが電源投入若しくはリセット
により、初期状態として、特定のデータを持ったメモリ
となる。このデータが検査信号となる様に設計する事に
より、検査信号を蓄えるメモリとして使用できる。
ディジタ／Ｌ／１１システムにおいて、データ・メモリ
や、プログラム、メモリ等に使用されるＲＡＭを検査信
号を蓄えるメモリとして兼用できる為、検査回路のハー
ドウェア量を大幅に削減する事ができる。
や、プログラム、メモリ等に使用されるＲＡＭを検査信
号を蓄えるメモリとして兼用できる為、検査回路のハー
ドウェア量を大幅に削減する事ができる。
実施例
第１図に、本発明の検査回路を構成するＲＡＭに用いる
メモリセルの一実施例を示す。
メモリセルの一実施例を示す。
第１図は、ＮＭＯ３）ランジスタ、Ｔ１〜Ｔ４と負荷デ
バイスＬ１．Ｌ２によるメモリセルであり、回路図上で
は、一般のＮＭＯＳメモリセルと同一である。しかしな
がら本発明によるメモリセルにおいては、第１図に示し
た負荷デバイスＬ１．Ｌ２若しくは、スイッチングトラ
ンジスタＴ１．Ｔ２の特性が非対象になる様設計される
ものである。
バイスＬ１．Ｌ２によるメモリセルであり、回路図上で
は、一般のＮＭＯＳメモリセルと同一である。しかしな
がら本発明によるメモリセルにおいては、第１図に示し
た負荷デバイスＬ１．Ｌ２若しくは、スイッチングトラ
ンジスタＴ１．Ｔ２の特性が非対象になる様設計される
ものである。
たとえば、負荷デバイスＬ１．Ｌ２が低抵抗であれば、
抵抗値を異なる値に設計し、ＮＭＯ３又はＰＭＯ８負荷
であれば、ゲート幅若しくはゲート長を変更する事によ
シ、インピーダンスを容易に変える事ができる。
抵抗値を異なる値に設計し、ＮＭＯ３又はＰＭＯ８負荷
であれば、ゲート幅若しくはゲート長を変更する事によ
シ、インピーダンスを容易に変える事ができる。
れば良い。
以上の様に、デバイスの平面的な大きさ跨変える方法の
みならず、製造工程上において、製造条件を変える事に
よっても容易にメモリセルの特性を非対象にする事がで
きる。
みならず、製造工程上において、製造条件を変える事に
よっても容易にメモリセルの特性を非対象にする事がで
きる。
以上の様に、非対象の特性を持ったメモリセルは、電源
投入時には、作りつけた非対象性の方向により”１゛′
若しくは０”に制御する事が可能となる。寸なわちＲＡ
Ｍの潜像を意図的に設計する事になる。この方法により
電源投入時に）ＩＡＭに発生するデータを検査信号とし
て利用すれば、検査回路のハードウェアが大幅に削減で
きる。
投入時には、作りつけた非対象性の方向により”１゛′
若しくは０”に制御する事が可能となる。寸なわちＲＡ
Ｍの潜像を意図的に設計する事になる。この方法により
電源投入時に）ＩＡＭに発生するデータを検査信号とし
て利用すれば、検査回路のハードウェアが大幅に削減で
きる。
第２図は、本発明の検査回路を構成するＲＡＭに用いメ
モリセルの第二の実施例を示す。第２図において、ＮＭ
Ｏ８）ランジスタＴ１〜Ｔ４、と負荷デバイスＬ１．Ｌ
２により、一般のＮＭＯＳメモリセルが構成されておシ
、メモリセルの一方の出力端子に、ＭＭｏＳトランジス
タＴ６が接続され、メモリセルのリセットを行なう構成
となっている。この回路において、リセットトランジス
タＴ５をメモリセルの出力端子のどちらかに選択的に接
続する事によシ、リセット時において、メモリセルのデ
ータを１”若しくは”Ｑ″に制御する事ができる。
モリセルの第二の実施例を示す。第２図において、ＮＭ
Ｏ８）ランジスタＴ１〜Ｔ４、と負荷デバイスＬ１．Ｌ
２により、一般のＮＭＯＳメモリセルが構成されておシ
、メモリセルの一方の出力端子に、ＭＭｏＳトランジス
タＴ６が接続され、メモリセルのリセットを行なう構成
となっている。この回路において、リセットトランジス
タＴ５をメモリセルの出力端子のどちらかに選択的に接
続する事によシ、リセット時において、メモリセルのデ
ータを１”若しくは”Ｑ″に制御する事ができる。
すなわち、本発明の第２の実施例においては、電源投入
時のみでなく、任意のタイミングで、ＲＡＭ内に特定の
データを発生させる事ができ、このデータを検査信号と
して使用する。
時のみでなく、任意のタイミングで、ＲＡＭ内に特定の
データを発生させる事ができ、このデータを検査信号と
して使用する。
第１図、第２図とも、メモリセルとしてＮＭＯＳメモリ
セルを用いているが、ＰＭＯ８，０ＭＯ３−ｊたはバイ
ポーラ型メモリセルにおいても同様の構成ができる事は
言うまでもない。
セルを用いているが、ＰＭＯ８，０ＭＯ３−ｊたはバイ
ポーラ型メモリセルにおいても同様の構成ができる事は
言うまでもない。
発明の効果
以上のように、本発明は、ＲＡＭのメモリセルを非対象
に設計し、電源投入時若しくはリセット時において、Ｒ
ＡＭ内に検査信号を発生させる事により、ハードウェア
規模を大幅に削減した検査回路を実現せしめるものであ
る。
に設計し、電源投入時若しくはリセット時において、Ｒ
ＡＭ内に検査信号を発生させる事により、ハードウェア
規模を大幅に削減した検査回路を実現せしめるものであ
る。
第１図および第２図は本発明の検査回路を構成するＲＡ
Ｍに用いるメモリ七ルの第１及び第２の実施例の回路図
である。 Ｔ１〜Ｔ４・・・・・・ＮＭＯ８）ランジスタ、Ｌｌ、
Ｌ２・・・・・・負荷デバイス。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ＬＨ
，Ｌｚ−−貴荷デバ°イス 第２図 ν℃ット
Ｍに用いるメモリ七ルの第１及び第２の実施例の回路図
である。 Ｔ１〜Ｔ４・・・・・・ＮＭＯ８）ランジスタ、Ｌｌ、
Ｌ２・・・・・・負荷デバイス。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ＬＨ
，Ｌｚ−−貴荷デバ°イス 第２図 ν℃ット
Claims (1)
- ＲＡＭを有するディジタルシステムにおいて、前記Ｒ
ＡＭ内のメモリセルの構成を非対象とする事により、電
源投入時、若しくはリセット時に各前記メモリセルにそ
れぞれ特定の安定状態を与え、そのデータをシステムの
検査信号として用いる事を特徴とする検査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268557A JPH01109600A (ja) | 1987-10-23 | 1987-10-23 | 検査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268557A JPH01109600A (ja) | 1987-10-23 | 1987-10-23 | 検査回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109600A true JPH01109600A (ja) | 1989-04-26 |
Family
ID=17460185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62268557A Pending JPH01109600A (ja) | 1987-10-23 | 1987-10-23 | 検査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109600A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2891652A1 (fr) * | 2005-10-03 | 2007-04-06 | St Microelectronics Sa | Cellule de memoire vive sram asymetrique a six transistors. |
| JP2010040145A (ja) * | 2008-08-07 | 2010-02-18 | Panasonic Corp | 半導体記憶装置 |
| JP2012084208A (ja) * | 2010-10-14 | 2012-04-26 | Toshiba Corp | 診断回路および半導体集積回路 |
-
1987
- 1987-10-23 JP JP62268557A patent/JPH01109600A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2891652A1 (fr) * | 2005-10-03 | 2007-04-06 | St Microelectronics Sa | Cellule de memoire vive sram asymetrique a six transistors. |
| JP2010040145A (ja) * | 2008-08-07 | 2010-02-18 | Panasonic Corp | 半導体記憶装置 |
| JP2012084208A (ja) * | 2010-10-14 | 2012-04-26 | Toshiba Corp | 診断回路および半導体集積回路 |
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