JPS6358275A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6358275A JPS6358275A JP61204345A JP20434586A JPS6358275A JP S6358275 A JPS6358275 A JP S6358275A JP 61204345 A JP61204345 A JP 61204345A JP 20434586 A JP20434586 A JP 20434586A JP S6358275 A JPS6358275 A JP S6358275A
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- JP
- Japan
- Prior art keywords
- circuit
- test
- test data
- output
- input terminal
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000012360 testing method Methods 0.000 claims abstract description 49
- 230000005540 biological transmission Effects 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101150046174 NIP2-1 gene Proteins 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔慨要〕
本発明は集積回路化された半導体装置において、入出力
セル内にテスト回路を設けることにより、内部回路のセ
ルを使用することなく、故障検出を行なえるようにした
ものである。
セル内にテスト回路を設けることにより、内部回路のセ
ルを使用することなく、故障検出を行なえるようにした
ものである。
本発明は半導体装置、特にテスト回路を右するゲートア
レイＬＳＩ（大規模集積回路）に関する。
レイＬＳＩ（大規模集積回路）に関する。
ＬＳＩのユーザの多様な要求に応じてＬＳＩを短期間で
多品種少量生産する場合、フルカスタム１−８Ｉでは膨
大な開発期間と費用がかかるため、ゲートアレイＬＳＩ
が用いられることは周知の通りである。
多品種少量生産する場合、フルカスタム１−８Ｉでは膨
大な開発期間と費用がかかるため、ゲートアレイＬＳＩ
が用いられることは周知の通りである。
このゲートアレイＬＳＩでは、トランジスタであるベー
シックセル（ＢＣ）の集合（ユニットセル）が多数個予
め同一半導体７．を板上に規則的に配置されてあり、そ
れらの間の配線のみをＬＳＩユーヂの論理回路情報に従
ってＬＳＩメーカが行なうことにより、ＬＳＩユーザの
要求する論理回路機能を実現する。このグー１−アレイ
ＬＳＩによれば、配線のみでよいのでマスク設、−；１
は筒中になり、開発期間の短縮化を実現できる。
シックセル（ＢＣ）の集合（ユニットセル）が多数個予
め同一半導体７．を板上に規則的に配置されてあり、そ
れらの間の配線のみをＬＳＩユーヂの論理回路情報に従
ってＬＳＩメーカが行なうことにより、ＬＳＩユーザの
要求する論理回路機能を実現する。このグー１−アレイ
ＬＳＩによれば、配線のみでよいのでマスク設、−；１
は筒中になり、開発期間の短縮化を実現できる。
このゲートアレイＬＳＩにおいては、ＬＳＩユーザの要
求する論理回路機能を正しく実現しているか否かをチェ
ックするテストが小波となる。
求する論理回路機能を正しく実現しているか否かをチェ
ックするテストが小波となる。
第２図は従来の半導体装置の一例の回路図を示す。同図
中、１はテストデータ入力端子、２はクロック入力端子
、３は切換信号入力端子で、入力端子１に入来したテス
トデータはＤフリップフロップ４のデータ入力端子に供
給され、また入力端子２に入来したクロックパルスはＤ
フリップフロップ４及び５の各クロック入力端子に印加
される。
中、１はテストデータ入力端子、２はクロック入力端子
、３は切換信号入力端子で、入力端子１に入来したテス
トデータはＤフリップフロップ４のデータ入力端子に供
給され、また入力端子２に入来したクロックパルスはＤ
フリップフロップ４及び５の各クロック入力端子に印加
される。
上記の入力端子１に入来するテストデータはＬＳＩの内
部回路を経て入来し、Ｄフリップ７０ツブ４によりラッ
チされた復、Ｄフリップ７０ツブ５のデータ入力端子に
供給される。これにより、Ｄフリップフロップ５の出力
テストデータはＤフリップフロップ４の出力テストデー
タに比し１クロックパルス周期分遅れて出力端子６へ出
力されると其に２人力ＡＮＤ回路７の一方の入力端子に
供給される。
部回路を経て入来し、Ｄフリップ７０ツブ４によりラッ
チされた復、Ｄフリップ７０ツブ５のデータ入力端子に
供給される。これにより、Ｄフリップフロップ５の出力
テストデータはＤフリップフロップ４の出力テストデー
タに比し１クロックパルス周期分遅れて出力端子６へ出
力されると其に２人力ＡＮＤ回路７の一方の入力端子に
供給される。
ＡＮＤ回路８はＤフリップフロップ４の出力テストデー
タと、入力端子３よりの切換信号との論理積をとって得
た信号を２人力ＮＯＲ回路１ｏの一方の入力端子に供給
する。また、ＡＮＤ回路７は入力端子３よりの切換１８
号をインバータ９を通してＫｌた信号どＤフリップ７０
ツブ５の出力テストデータとの論理積をとって得た信号
をＮＯＲ回路１０の他方の入力端子に供給する。
タと、入力端子３よりの切換信号との論理積をとって得
た信号を２人力ＮＯＲ回路１ｏの一方の入力端子に供給
する。また、ＡＮＤ回路７は入力端子３よりの切換１８
号をインバータ９を通してＫｌた信号どＤフリップ７０
ツブ５の出力テストデータとの論理積をとって得た信号
をＮＯＲ回路１０の他方の入力端子に供給する。
従って、入力端子３よりの切換信号がハイレベルのとき
はＤフリップフロップ４の出力テストデータのみがＡＮ
Ｄ回路８及びＮＯＲ回路１０を夫々通して出力端子１１
へ出力され、他方、切換信号がローレベルのとぎはＤフ
リップフロップ５の出力テストデータのみがＡＮＤ回路
７及びＮＯＲ回路１０を夫々通して出力端子１１へ出力
される。
はＤフリップフロップ４の出力テストデータのみがＡＮ
Ｄ回路８及びＮＯＲ回路１０を夫々通して出力端子１１
へ出力され、他方、切換信号がローレベルのとぎはＤフ
リップフロップ５の出力テストデータのみがＡＮＤ回路
７及びＮＯＲ回路１０を夫々通して出力端子１１へ出力
される。
このようにして、ゲートアレイＬＳＩの内部回路の任意
の回路部からのテストデータを多数外部端子へ出力して
チェックする場合、上記のような切換回路構成のテスト
回路を通して出力端子１１より選択的に取り出されたテ
ストデータをチェックすることで任意の回路部のテスト
が行なえる。
の回路部からのテストデータを多数外部端子へ出力して
チェックする場合、上記のような切換回路構成のテスト
回路を通して出力端子１１より選択的に取り出されたテ
ストデータをチェックすることで任意の回路部のテスト
が行なえる。
しかるに、上記の従来装置によれば、内部回路内に上記
のデス１〜回路が設けられていたため、使用できるＢＣ
数に一定の制約があるゲートアレイＬＳＩ１．：Ｊ′３
いて、本来の論理回路を実用するために使用できるＢＣ
数が上記のテスト回路によって多数個減少することとな
るという問題点があった。
のデス１〜回路が設けられていたため、使用できるＢＣ
数に一定の制約があるゲートアレイＬＳＩ１．：Ｊ′３
いて、本来の論理回路を実用するために使用できるＢＣ
数が上記のテスト回路によって多数個減少することとな
るという問題点があった。
本発明は上記の点に鑑みて創作されたもので、ＢＣ数を
減少させることなくテストを行ない１ｑる半導体装置を
提供することを目的とする。
減少させることなくテストを行ない１ｑる半導体装置を
提供することを目的とする。
本発明の半導体装置は、内部回路の複数の回路部から各
々取り出されるテストデータを選択出力する第１の切換
回路と、上記テストデータと内部回路より通常動作時に
取り出されるデータとのうちテスト時には上記テストデ
ータを外部出力端子へ選択出力する第２の切換回路とを
入出力セル内に具備する構成からなる。
々取り出されるテストデータを選択出力する第１の切換
回路と、上記テストデータと内部回路より通常動作時に
取り出されるデータとのうちテスト時には上記テストデ
ータを外部出力端子へ選択出力する第２の切換回路とを
入出力セル内に具備する構成からなる。
テスト時には内部回路の複数の回路部から各々取り出さ
れるテストデータのうら、任意の−の回路部からのテス
トデータのみが第１の切換回路により選択出力され、更
に第２の切換回路を通して外部出力端子へ出力される。
れるテストデータのうら、任意の−の回路部からのテス
トデータのみが第１の切換回路により選択出力され、更
に第２の切換回路を通して外部出力端子へ出力される。
この第１及び第２の切換回路はユニツ］・セルが配置さ
れていない半導体装置の入出力セル内に設けられである
。
れていない半導体装置の入出力セル内に設けられである
。
第１図は本発明になる半導体装置の一実施例の回路図を
示す。同図中、第２図と同一構成部分には同一符号を付
し、その説明を省略する。入ノｊ端子２よりのクロック
パルスと入力端子３よりの切換信号とは２人力ＮＡＮＤ
回路１４を通してＤフリップフロップ５のクロック入力
端子に供給される。これにより、切換信号がハイレベル
のときにのみＤフリップ７０ツブ５のクロック入力端子
に入力端子２よりのクロックパルスが逆極性で印加され
る。Ｄフリップロンツブ４及び５の各Ｑ出力端子からの
テストデータはテスト回路１５内の２人力ＡＮＤ回路１
６及び１７の各一方の入力端子に印加される。
示す。同図中、第２図と同一構成部分には同一符号を付
し、その説明を省略する。入ノｊ端子２よりのクロック
パルスと入力端子３よりの切換信号とは２人力ＮＡＮＤ
回路１４を通してＤフリップフロップ５のクロック入力
端子に供給される。これにより、切換信号がハイレベル
のときにのみＤフリップ７０ツブ５のクロック入力端子
に入力端子２よりのクロックパルスが逆極性で印加され
る。Ｄフリップロンツブ４及び５の各Ｑ出力端子からの
テストデータはテスト回路１５内の２人力ＡＮＤ回路１
６及び１７の各一方の入力端子に印加される。
Ｄフリップフロップ４，５及びＮＡＮＤ回路１４は夫々
ゲートアレイＬＳＩの内部回路に設けられてあり、これ
らはテスト回路用のものではなく、ＬＳＩユーザの要求
する論理回路の一部を構成している。
ゲートアレイＬＳＩの内部回路に設けられてあり、これ
らはテスト回路用のものではなく、ＬＳＩユーザの要求
する論理回路の一部を構成している。
テスト回路１５はゲートアレイＬＳＩの入出力セル内に
設けられである。従って、テスト回路１５を設けても、
ゲートアレイＬＳＩにおいて一定の制約のある内部回路
のＢＣ数は削減されることはない。
設けられである。従って、テスト回路１５を設けても、
ゲートアレイＬＳＩにおいて一定の制約のある内部回路
のＢＣ数は削減されることはない。
外部入力端子１８に入来した第１の切換信号は内部回路
内のＤフリップフロップ４及び５の各Ｑ出力端子よりの
テストデータのうち、一方のテストデータのみを選択出
力させるための信号で、２人力ＡＮＤ回路１６の他方の
入力端子に供給される一方、インバータ１９を介して２
人力ＡＮＤ回路１７の他方の入力端子に供給される。
内のＤフリップフロップ４及び５の各Ｑ出力端子よりの
テストデータのうち、一方のテストデータのみを選択出
力させるための信号で、２人力ＡＮＤ回路１６の他方の
入力端子に供給される一方、インバータ１９を介して２
人力ＡＮＤ回路１７の他方の入力端子に供給される。
これにＪ、す、入力９ｉ：子１８よりの第１の切換信号
がハイレベルのときはＤフリップフロップ４の出力テス
１へデータのみがＡＮＤ回路１６及びＮ。
がハイレベルのときはＤフリップフロップ４の出力テス
１へデータのみがＡＮＤ回路１６及びＮ。
Ｒ回路２０を通して第２のトランスミッションゲートＴ
−Ｇ２に供給され、上記第１の切換信号がローレベルの
ときはＤフリップフロップ５の出力テストデータのみが
ＡＮＤ回路１７及びＮＯＲ回路２０を通して第２のトラ
ンスミッションゲートＴ−０２に供給される。
−Ｇ２に供給され、上記第１の切換信号がローレベルの
ときはＤフリップフロップ５の出力テストデータのみが
ＡＮＤ回路１７及びＮＯＲ回路２０を通して第２のトラ
ンスミッションゲートＴ−０２に供給される。
このように、ＡＮＤ回路１６．１７、インバータ１９及
びＮＯＲ回路２０は第１の切換回路を構成しており、内
部回路内のＤフリップフロップ４及び５の両川力テスト
データのうち、任意の一方のテストデータのみをトラン
スミッションゲートＴ−Ｇ２に選択出力する。
びＮＯＲ回路２０は第１の切換回路を構成しており、内
部回路内のＤフリップフロップ４及び５の両川力テスト
データのうち、任意の一方のテストデータのみをトラン
スミッションゲートＴ−Ｇ２に選択出力する。
他方、入力端子２１にはＬＳＩユーザの要求する論理回
路機能を実現してなる内部回路から通常の動作時に外部
出力端子へ出力されるべきデータ（内部データ）が入来
し、第１のトランスミッシ］ンゲ−ｔ”Ｔ−Ｇ＋ に供
給される。更に、入力端子２２は第２の切換信号が入来
する外部入力端子で、トランスミッションゲートＴ−Ｇ
１を構成する一方のＰチャンネルＭＯＳトランジスタの
ゲートと、トランスミッションゲートＴ−Ｇ２を構成す
るーｈのＮチ１１ンネルＭＯＳトランジスタのゲートと
に夫々接続される。また、入力端子２２はインバータ２
３を介してトランスミッションゲート１゛・Ｇ１を構成
する他方のＮチャンネルＭＯＳトランジスタのゲートと
、トランスミッションゲートＴ−Ｇ２を構成する他方の
ＰヂャンネルＭＯ８１〜ランジスタのゲートとに夫々接
続される。
路機能を実現してなる内部回路から通常の動作時に外部
出力端子へ出力されるべきデータ（内部データ）が入来
し、第１のトランスミッシ］ンゲ−ｔ”Ｔ−Ｇ＋ に供
給される。更に、入力端子２２は第２の切換信号が入来
する外部入力端子で、トランスミッションゲートＴ−Ｇ
１を構成する一方のＰチャンネルＭＯＳトランジスタの
ゲートと、トランスミッションゲートＴ−Ｇ２を構成す
るーｈのＮチ１１ンネルＭＯＳトランジスタのゲートと
に夫々接続される。また、入力端子２２はインバータ２
３を介してトランスミッションゲート１゛・Ｇ１を構成
する他方のＮチャンネルＭＯＳトランジスタのゲートと
、トランスミッションゲートＴ−Ｇ２を構成する他方の
ＰヂャンネルＭＯ８１〜ランジスタのゲートとに夫々接
続される。
上記のトランスミッションゲートＴ−Ｇ１及びＴ−Ｇ２
とインバータ２３とは第２の切換回路を構成してＪ３す
、入力端子２２よりの第２の切換信号がハイレベルのと
きにはトランスミッションゲートＴ−ＧＩがオフ、トラ
ンスミッションゲートＴ−Ｇ２がオンとなるので、ＮＯ
Ｒ回路２０より取り出されたテストデータのみを選択出
力し、他方、上記第２の切換信号がローレベルのとぎに
はトランスミッションゲートＴ−Ｇ１がオン、トランス
ミッションゲートＴ−Ｇ２がオフとなるので、入力端子
２１よりの内部データのみを選択出力する。
とインバータ２３とは第２の切換回路を構成してＪ３す
、入力端子２２よりの第２の切換信号がハイレベルのと
きにはトランスミッションゲートＴ−ＧＩがオフ、トラ
ンスミッションゲートＴ−Ｇ２がオンとなるので、ＮＯ
Ｒ回路２０より取り出されたテストデータのみを選択出
力し、他方、上記第２の切換信号がローレベルのとぎに
はトランスミッションゲートＴ−Ｇ１がオン、トランス
ミッションゲートＴ−Ｇ２がオフとなるので、入力端子
２１よりの内部データのみを選択出力する。
トランスミッションゲートＴ−Ｇ１より取り出された内
部データ、又はトランスミッションゲー１−Ｔ−Ｇ２よ
り取り出されたテストデータは、ＰヂャンネルＭ ＯＳ
ｈランジスタＱ１及びＮチャンネルＭＯＳトランジス
タＱ２よりなる第１のＣ−ＭＯＳと、ＰチャンネルＭＯ
８ｔ−ランジスタＱ３及びＮチャンネルＭＯＳトランジ
スタＱ４よりなる第２のＣ−ＭＯＳとから構成されるバ
ッファ段を通して外部出力端子２４へ出力される。
部データ、又はトランスミッションゲー１−Ｔ−Ｇ２よ
り取り出されたテストデータは、ＰヂャンネルＭ ＯＳ
ｈランジスタＱ１及びＮチャンネルＭＯＳトランジス
タＱ２よりなる第１のＣ−ＭＯＳと、ＰチャンネルＭＯ
８ｔ−ランジスタＱ３及びＮチャンネルＭＯＳトランジ
スタＱ４よりなる第２のＣ−ＭＯＳとから構成されるバ
ッファ段を通して外部出力端子２４へ出力される。
このように、テスト時には外部入力端子２２に入来され
る第２の切換信号がハイレベルとされることにより、外
部出力端子２４には第１の切換４１１号の論理レベルに
応じてＤフリップフロップ４又【よ５の出力テストデー
タが取り出されることになり、これをチェックすること
により、内部回路の所望の回路部の攻陣検出が行なえる
。
る第２の切換信号がハイレベルとされることにより、外
部出力端子２４には第１の切換４１１号の論理レベルに
応じてＤフリップフロップ４又【よ５の出力テストデー
タが取り出されることになり、これをチェックすること
により、内部回路の所望の回路部の攻陣検出が行なえる
。
なＪ３、本発明は上記の実施例に限定されるものではな
く、デス１〜回路の構成は第１図図示のものに限らずそ
の他種々の変形例が考えられ、またテストデータは内部
回路内の３以上の任意の回路部から各々取り出すように
しても良いこは勿論である。
く、デス１〜回路の構成は第１図図示のものに限らずそ
の他種々の変形例が考えられ、またテストデータは内部
回路内の３以上の任意の回路部から各々取り出すように
しても良いこは勿論である。
（発明の効果〕
上述の如く、本発明によれば、デス１〜回路を入出力セ
ル内に設りたので、所望の論理回路機能を実現する内部
回路のＢＣ数をテスト回路のために減らすことがなく、
よってＢＣ数に一定の制約があるゲートアレイＬＳＩに
適用した場合は内部回路のユニットセルの使用効率を最
大限にすることがでさるとバに、故障検出も行なうこと
ができ、故障検出時の対策が容易である等の特長を有す
るものである。
ル内に設りたので、所望の論理回路機能を実現する内部
回路のＢＣ数をテスト回路のために減らすことがなく、
よってＢＣ数に一定の制約があるゲートアレイＬＳＩに
適用した場合は内部回路のユニットセルの使用効率を最
大限にすることがでさるとバに、故障検出も行なうこと
ができ、故障検出時の対策が容易である等の特長を有す
るものである。
第１図は本発明装置の一実施例を示す回路図、第２図は
従来装置の一例を示す回路図である。 第１図において、 １５はデス１〜回路、 １６．１７は２人力ＡＮＤ回路、 １８は第１の切換信号入力端子、 １９．２３はインバータ、 ２０は２人力ＮＯＲ回路、 ２１は内部データ入力端子、 ２２は第２の切換信号入力端子、 ２４は外部出力端子、 Ｔ−Ｇ１．Ｔ−Ｇ２はトランスミッションゲートである
。 第１頁の絖き ＠発明者 桜井 −美 神奈月
従来装置の一例を示す回路図である。 第１図において、 １５はデス１〜回路、 １６．１７は２人力ＡＮＤ回路、 １８は第１の切換信号入力端子、 １９．２３はインバータ、 ２０は２人力ＮＯＲ回路、 ２１は内部データ入力端子、 ２２は第２の切換信号入力端子、 ２４は外部出力端子、 Ｔ−Ｇ１．Ｔ−Ｇ２はトランスミッションゲートである
。 第１頁の絖き ＠発明者 桜井 −美 神奈月
Claims (1)
- 半導体集積回路の内部回路の複数の回路部から各々取り
出されるテストデータを選択出力する第１の切換回路（
１６、１７、１９、２０）と、テスト時には該第１の切
換回路の出力テストデータを外部出力端子（２４）へ選
択出力し、通常動作時には該内部回路より取り出される
データを該外部出力端子（２４）へ選択出力する第２の
切換回路（２３、Ｔ・Ｇ＿１、Ｔ・Ｇ＿２）とを入出力
セル内に具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204345A JPS6358275A (ja) | 1986-08-29 | 1986-08-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204345A JPS6358275A (ja) | 1986-08-29 | 1986-08-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6358275A true JPS6358275A (ja) | 1988-03-14 |
Family
ID=16488966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204345A Pending JPS6358275A (ja) | 1986-08-29 | 1986-08-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6358275A (ja) |
-
1986
- 1986-08-29 JP JP61204345A patent/JPS6358275A/ja active Pending
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