JPH0296345A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路装置、例えば、ゲートアレイ
に代表されるＣＭＯ３集積回路装置の直流特性試験に有
効な技術に関するものである。

従来の技術 ＣＭＯＳゲートアレイに代表されるＣＭＯ３集債回路装
置の出荷検査に含まれる直流特性試験では、出力回路の
出力信号レヘルをハイレベルにしたり、または、ローレ
ベルにして出力駆動能力を測定したり、あるいは、ハイ
インピーダンス状態にしてリーク電流を測定する必要が
ある。ところが、論理集積度の高いＬＳＩでは、一般に
、内部回路の論理構成も複雑であることから、測定する
べき出力端子を所望の信号状態に設定しようとすると、
多数の入力端子から、複雑かつ膨大なテストパターンを
入力する必要があり、出荷検査工数が膨大になるという
欠点があった。

そこで、出力回路と内部論理回路の間に、テスト回路を
設け、出力回路の直列特性試験を簡単にする手法が、大
規模集積回路装置の設計において一般化しつつある。

このような目的で挿入された、代表的なテスト回路の従
来例を第３図を用いて説明する。第３図において１は出
力バッファセル領域、２は出力バッファ、３はコントロ
ール信号切り換え用テスト回路、４は入力信号切り換え
用テスト回路、Ｃは内部論理回路の出力である出力バッ
ファのコントロール用信号、ＩＮは内部論理回路の出力
である出力バッファの入力用信号、ＴＣは出力バッファ
のテストコントロール用信号、ＴＩＮは出力バッファの
テスト入力用信号、ＴＥＳＴは通常動作状態とテスト状
態を切り換えるテスト信停、Ｃ′は出力バッファのコン
トロール信号、ＩＮ’は出力バッファの入力信号である
。テスト回路３および４は、通常動作状態ではＴＥＳＴ
信号をローレベルとすることにより、内部論理回路の出
力信号ＣおよびＩＮを出力バッファ回路の入力Ｃ’、Ｉ
Ｎ’に伝達し、テスト状態では、ＴＥＳＴ信号をハイレ
ベルとすることにより、テスト用信号ＴＣおよびＴＩＮ
を出力バッファの入力Ｃ’　　ＩＮ’に伝達する役割を
はたす。テスト用信号ＴＥＳＴ、ＴＣ。

ＴＩＮを、入力端子から直接供給することにより、内部
論理回路の状態とは無関係に、出力バッファの出力状態
を任意に設定できるため、直流特性試験に膨大なテスト
パターンが不要であり、検査コストの削減に効果がある
。

発明が解決しようとする課題 しかし、第３図例の回路構成では、１つの出力回路毎に
テスト回路として７つの論理ゲートの追加と５本の信号
配線追加を必要とし、テスト回路追加の分だけチップ面
積が太き（なるというデメリットや、内部論理回路の出
力から、出力端子までの信号伝搬遅延時間が、テスト回
路の挿入外、すなわち、論理ゲート２段分相当余分に大
きくなってしまうというデメリットがあった。特に、Ｃ
ＭＯＳゲートアレイ等では、各回路部の動作スピードが
要求される場合が多く、出力回路部での信号伝搬遅延時
間の増加は許容できないケースも生じ、この様な場合に
は、第３図に示す様な従来例のテスト回路は挿入不可能
であり、実用化には制約が大きく問題があった。

本発明はこのような問題点を解決するもので、チップ面
積の増加や、信号伝搬遅延時間の増加を、最小限に抑え
、かつ出荷検査コストを大幅に削減可能な構造を持つ半
導体集積回路装置を提供することを目的とするものであ
る。

課題を解決するための手段 この問題点を解決するために、本発明は、テスト回路を
、複数のトランスファーゲート素子で構成した入力信号
切り換え回路とし、この入力信号切り換え回路を、全て
の出力バッファ回路セル。

入出力兼用バッファ回路セル内に内蔵するとともに、テ
スト用信号配線を、入出力回路領域内にリング状に固定
形成している。

作用 この構成のテスト回路を半導体集積回路装置に内蔵する
ことにより、テスト回路の追加によるチップ面積の増大
や、信号伝搬遅延時間の増加を最小限に抑えた上で、出
荷検査コストを大幅に削減可能となる。

実施例 第１図は、本発明の一実施例によるテスト回路を内蔵し
た出力バッファ回路の回路構成図である。第２図は、第
１図の出力バッファ回路およびテスト用信号配線および
テスト信号入力端子のチップレイアウト構成を示す図で
ある。第１図および第２図において、ｌは出力バッファ
セル領域、２は出力バッファ、３はコントロール信号切
り換え用テスト回路、４は入力信号切り換え用テスト回
路、Ｃは内部論理回路の出力である出力バッファのコン
トロール信号、ＩＮは内部論理回路の出力である出力バ
ッファの入力信号、ＴＣは出力バッファのテストコント
ロール用信号、ＴＩＮは出力バッファのテスト入力用信
号、−Ｔ　Ｅ　Ｓ　ＴおよびＮＴＥＳＴは、通常動作状
態とテスト状態を切り換えるテスト信号、Ｃ′は出力バ
ッファのコントロール信号、ＩＮ’は出力バッファの入
力信号、５はＴＥＳＴ、ＮＴＥＳＴ信号入力用テスト専
用端子、６はＴＩＮ信号入力用テスト兼用入力端子、７
はＴＣ信号入力用テスト兼用入力端子、８は出力状態切
り換え信号ＴＥＳＴを制御入力とする制御ゲートであり
、９は入出力回路領域である。

本発明の一実施例である第１図、第２図の回路構成では
、通常動作状態の出力バッファへの入力信号ＣおよびＩ
Ｎと、テスト状態での出力バッファの入力信号ＴＣおよ
びＴＩＮを、各々信号切り換えするテスト回路を、Ｐチ
ャネルＭＯＳトランジスタとＮチャネルＭＯ３トランジ
スタとを一対としたトランスファゲートのペアーからな
るコントロール信号切り換え用テスト回路３および入力
信号切り換え用テスト回路４で構成し、かつ、これら３
，４のテスト回路を出力バッファ２とともに、出力バッ
ファセル領域１内に形成し、また、テスト用信号配！１
ｌＩＴＣ，ＴＩＮ、ＴＥＳＴ。

ＮＴＥＳＴを、入出力回路領域内に、リング状に固定形
成した構造としている。通常動作状態と、テスト状態を
切り換えるテスト信号ＴＥＳＴ。

ＮＴＥＳＴは、テスト専用端子５より入力される。

出力バッファのテストコントロール信号ＴＣおよびテス
ト入力信号ＴＩＮは、テスト兼用入力端子６および７よ
り、出力状態切り換え信号ＴＥＳＴを制御入力とする制
御ゲート８を通して入力される。

通常動作状態では、テスト専用端子５をローレベルの人
力にすることにより、ＴＥＳＴ信号がローレベルに、Ｎ
ＴＥＳＴ信号がハイレベルになり、出力バッファ２の入
力Ｃ′およびＩＮ’には、内部論理回路の出力Ｃおよび
ＩＮが伝達される。

また、この状態では、テスト兼用入力端子７および８か
ら、通常動作人力信号を入力しても、ＡＮＤゲートから
なる制御ゲートの入力信号ＴＥＳＴがローレベルである
ため、ＴＣ，ＴＩＮ信号は、ローレベル固定のままであ
り、通常動作状態において、不要な動作や電力消費を防
止している。

テスト状態では、テスト専用端子５をハイレベルの入力
にすることにより、ＴＥＳＴ信号がハイレベルに、ＮＴ
ＥＳＴ信号がローレベルになり、出力バッファ２の入力
Ｃ′およびＩＮ’には、テスト兼用端子６および７から
のテスト人力ＴＣおよびＴＩＮが伝達される。テスト入
力兼用端子６をハイレベルにすることにより、全ての出
力バッファおよび入出力兼用バッファの出力はハイイン
ピーダンス状態となり、リーク電流の測定が可能となる
。また、テスト入力兼用端子６をローレベルにし、テス
ト入力兼用端子７を、ローレベルまたはハイレベルにす
ることにより、全ての出力バッファおよび入出力兼用バ
ッファの出力状態を同時にローレベルまたは、ハイレベ
ルに設定でき、出力駆動能力の測定が可能となる。この
結果、出荷検査で最も、検査工数を要していた出力の直
流特性試験が、テストパターンなしで、しかも全ての出
力端子および入出力兼用端子の同時検査が可能となり、
出荷検査コストの大幅な削減が可能となる。

また、テスト用信号配線ＴＣ，ＴＩＮ、ＴＥＳＴ。

ＮＴＥＳＴはチップ周辺の入出力回路領域内にリング状
に固定形成した構造としていることにより、テスト専用
端子５およびテスト兼用入力端子６および７は、入出力
回路領域内のどの端子位置に設けてもよく、また、入出
力回路領域内に形成する全ての出力バッファおよび人出
力バッファに、本発明の信号切り換えテスト回路を付加
可能としている。また、信号切り換えテスト回路および
テスト用信号配線を、入出力回路領域に内蔵した構成と
しているため、出力バッファや、人出力バッファの数が
増大しても、チップサイズの増大あるいは、内部論理回
路の収容性の低下や、テスト用信号配線の配線数増加等
の悪影響が出る心配はない。

一方、本発明では、信号切り換えテスト回路をトランス
ファーゲートのペアで構成しているため、各出力バッフ
ァセルまたは入出力兼用セルに追加するトランジスタ数
は、８ケで良く、第３図で示した従来のテスト回路を構
成する７個のゲートの追加に必要な２４個または３２個
のトランジスタ数に比べ、１／３〜１／４であり、しか
も、入出力回路領域に内蔵することから、テスト回路追
加によるチップサイズの増大を、非常に小さ（抑えるこ
とができる。

また、本発明では、信号切り換えテスト回路をトランス
ファーゲートで構成し、しかも出力バッファとともに同
一セル内に内蔵していることから、出力バッファ入力信
号Ｃ′およびＩＮ’の配線長が非常に短か（てすみ、テ
スト回路部での信号伝搬遅延時間が小さい。すなわち、
第３図に示した従来のテスト回路では、内部論理回路か
らの出力信号は、少な（とも論理ゲート２段分のゲート
伝搬遅延時間を、出力バッファの人力への信号伝搬に要
していたが、本発明では、トランスファーゲート１段分
の信号伝搬遅延ですむ。本発明では、トランスファーゲ
ートと、出力バッファを同一セルに内蔵しているため、
この間の入力信号Ｃ゛およびＩＮ″の信号配線長は非常
に短かく、配線浮遊容量も非常に小さい。したがって、
トランスファゲート部での信号伝搬遅延は、小さく、通
常の論理ゲート−膜量のゲート遅延時間の半分以下程度
に容易に設計できる。

したがって、従来のテスト回路で問題となった、テスト
回路部での信号伝搬遅延の影響は、本発明では、１／４
程度以下に抑えることができるため、はとんど問題とな
らない。

さらに、本実施例の様に全ての出力セル、入出力兼用セ
ルにテスト回路を内蔵し、また、テスト用信号配線を自
動配線の対象外である入出力回路領域内にリング状に固
定配線形成しておくことにより、各ＬＳＩの論理設計に
おいては、テスト回路やテスト信号配線をまったく意識
することなく、テスト回路が自動的に組み込めるから、
ユーザが論理設計を行なうことの多いゲートアレイ等の
開発の場合にも、ユーザの論理設計時の負担の増加も一
切ない。

以上説明したように、本発明実施例のテスト回路構成と
チップレイアウト構成をとることにより、チップ面積の
増大や、信号伝搬遅延の増加を最小に抑えることができ
るから、すべての半導体集積回路装置への実施が容易で
あり、その結果、すべての出力回路を任意の状態に、し
かも同時に設定できるから、直流特性試験時間を短（す
ることができ、出荷検査コストを大幅に削減できる。

なお、本発明の実施例では、信号切り換え用テスト回路
を構成するトランスファーゲートを、ＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタの対で構
成していたが、この部分は、ＰチャネルＭＯＳトランジ
スタまたはＮチャネルＭＯＳトランジスタのどちらか一
方のみで構成しても、本発明の効果を得ることができる
。

発明の効果 以上のように、本発明によれば、半導体集積回路装置の
チップサイズの増大や、信号伝搬遅延の増大等の弊害を
最小限に抑えて、出荷検査コストを大幅に削減できる。

【図面の簡単な説明】

第１図は本発明の一実施例によるテスト回路を内蔵した
出力バッファ回路の回路構成図、第２図は第１図の出力
バッファ回路およびテスト用信号配線およびテスト信号
入力端子のチップレイアウト構成を示す図、第３図は従
来の代表的なテスト回路の回路構成図である。 １・・・・・・出力バッファセル領域、２・・・・・・
出力バッファ、３・・・・・・コントロール信号切り換
え用テスト回路、４・・・・・・入力信号切り換え用テ
スト回路、Ｃ・・・・・・内部論理回路の出力である出
力バッファのコントロール信号、ＩＮ・・・・・・内部
論理回路の出力である出力バッファの入力信号、ＴＣ・
・・・・・出力バッファのテストコントロール用信号、
ＴＩＮ・・・・・・出力バッファのテスト入力用信号、
ＴＥＳＴおよびＮＴＥＳＴ・・・・・・通常動作状態と
テスト状態を切り換えるテスト信号、Ｃ′・・・・・・
出力バッファの入力コントロール信号、ＩＮ’・・・・
・・出力バッファの入力信号、５・・・・・・ＴＥＳＴ
、ＮＴＥＳＴ信号用テスト専用端子、６・・・・・・Ｔ
Ｃ信号入力用テスト兼用入力端子、７・・・・・・ＴＩ
Ｎ信号入力用テスト兼用入力端子、８・・・・・・出力
状ｆｌ切り換え信号ＴＥＳＴをＩＩ＋御入力とする制御
ゲート、９・・・・・・入出力回路領域。 代理人の氏名　弁理士　粟野重孝　はか１名第 図 第 図 ｒ−−−−−一−−一一ン

Claims (1)

【特許請求の範囲】
1. 　チップ周辺部に形成した出力バッファ回路セルおよび
   入出力兼用バッファ回路セルに、内部論理回路で形成さ
   れた信号とテスト用信号とを選択的に出力バッファの入
   力信号として伝える複数のトランスファーゲート素子で
   構成した入力信号切り換え回路を内蔵し、前記テスト用
   信号配線と、前記入力信号切り換え回路を制御する出力
   状態制御信号配線を前記出力バッファ回路セル、入出力
   兼用バッファ回路セルを配置した入出力回路領域内にリ
   ング状に形成した事を特徴とする半導体集積回路装置。