JPH08340048A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08340048A JPH08340048A JP16923195A JP16923195A JPH08340048A JP H08340048 A JPH08340048 A JP H08340048A JP 16923195 A JP16923195 A JP 16923195A JP 16923195 A JP16923195 A JP 16923195A JP H08340048 A JPH08340048 A JP H08340048A
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- Japan
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- flip
- dummy gate
- integrated circuit
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Abstract
(57)【要約】
【目的】 通常回路の負荷を増大させることなくしかも
半導体基板上にほぼ均等にダミーゲートを分散配置しう
る配置配線設計方法を実現する。この結果、ＣＭＯＳ論
理回路をその基本素子とする論理集積回路装置等の高速
動作を保持しつつその論理修正を容易にし、設計変更に
要する期間を短縮する。 【構成】 ＣＭＯＳ論理回路をその基本素子としかつス
タンダードセル方式を用いて構成される論理集積回路装
置等において、設計変更等に供されるダミーゲートの入
力端子を、診断用のスキャンパスを構成するフリップフ
ロップＦＦ１〜ＦＦｎ−１のスキャン出力端子ＳＯに結
合するとともに、これらのダミーゲートに他の所定数の
ダミーゲートを結合してダミーゲートブロックＤＧＢ１
〜ＤＧＢｎ−１を構成する。これにより、ダミーゲート
を、半導体基板上にダミーゲートブロック単位で分散配
置できるとともに、ダミーゲートが使用されないまま残
った場合でも、論理集積回路装置の通常動作に与える影
響をなくする。
半導体基板上にほぼ均等にダミーゲートを分散配置しう
る配置配線設計方法を実現する。この結果、ＣＭＯＳ論
理回路をその基本素子とする論理集積回路装置等の高速
動作を保持しつつその論理修正を容易にし、設計変更に
要する期間を短縮する。 【構成】 ＣＭＯＳ論理回路をその基本素子としかつス
タンダードセル方式を用いて構成される論理集積回路装
置等において、設計変更等に供されるダミーゲートの入
力端子を、診断用のスキャンパスを構成するフリップフ
ロップＦＦ１〜ＦＦｎ−１のスキャン出力端子ＳＯに結
合するとともに、これらのダミーゲートに他の所定数の
ダミーゲートを結合してダミーゲートブロックＤＧＢ１
〜ＤＧＢｎ−１を構成する。これにより、ダミーゲート
を、半導体基板上にダミーゲートブロック単位で分散配
置できるとともに、ダミーゲートが使用されないまま残
った場合でも、論理集積回路装置の通常動作に与える影
響をなくする。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、例
えば、ＣＭＯＳ（相補型ＭＯＳ）論理回路をその基本素
子としかつスタンダードセル方式を用いて構成される論
理集積回路装置等に利用して特に有効な技術に関するも
のである。
えば、ＣＭＯＳ（相補型ＭＯＳ）論理回路をその基本素
子としかつスタンダードセル方式を用いて構成される論
理集積回路装置等に利用して特に有効な技術に関するも
のである。
【０００２】
【従来の技術】Ｐチャンネル及びＮチャンネルＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）が組み合わされてなるＣＭ
ＯＳ論理回路がある。また、使用頻度の高い標準的な論
理ゲートやＲＡＭ（ランダムアクセスメモリ）モジュー
ル等の素子及び素子間配線等に関する配置を予めセルと
して設計・登録しておきユーザ仕様に合わせて組み合わ
せることで、半導体装置の効率的な設計・開発を実現し
うるいわゆるスタンダードセル方式があり、このような
スタンダードセル方式を用いて構成されかつＣＭＯＳ論
理回路を基本素子として構成される論理集積回路装置が
ある。スタンダードセル方式を採る論理集積回路装置で
は、当初不要な各種論理ゲート及びフリップフロップ等
を予めダミーゲートとして半導体基板上に追加配置して
おき、設計変更時等に使用するいわゆるＱＴＡＴ（Ｑｕ
ｉｃｋ Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）方式が一
般的となっている。
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）が組み合わされてなるＣＭ
ＯＳ論理回路がある。また、使用頻度の高い標準的な論
理ゲートやＲＡＭ（ランダムアクセスメモリ）モジュー
ル等の素子及び素子間配線等に関する配置を予めセルと
して設計・登録しておきユーザ仕様に合わせて組み合わ
せることで、半導体装置の効率的な設計・開発を実現し
うるいわゆるスタンダードセル方式があり、このような
スタンダードセル方式を用いて構成されかつＣＭＯＳ論
理回路を基本素子として構成される論理集積回路装置が
ある。スタンダードセル方式を採る論理集積回路装置で
は、当初不要な各種論理ゲート及びフリップフロップ等
を予めダミーゲートとして半導体基板上に追加配置して
おき、設計変更時等に使用するいわゆるＱＴＡＴ（Ｑｕ
ｉｃｋ Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）方式が一
般的となっている。
【０００３】一方、近年、論理集積回路装置は高集積化
・大規模化の一途にあるが、高集積化・大規模化が進ん
だ論理集積回路装置の配置配線設計をコンピュータを利
用し効率的に実現する自動配置配線設計システムが開発
されている。また、論理集積回路装置は、クロック信号
に従って同期動作し、各種論理ゲートが組み合わされて
なる組合せ回路と複数段のフリップフロップからなる順
序回路とを備えるが、高集積化・大規模化が進んだ論理
集積回路装置の試験・診断を効率化する一つの方法とし
て、順序回路を構成するフリップフロップを順次シリア
ル結合して一連の試験データをシリアル入出力するいわ
ゆるスキャンパス方式がある。
・大規模化の一途にあるが、高集積化・大規模化が進ん
だ論理集積回路装置の配置配線設計をコンピュータを利
用し効率的に実現する自動配置配線設計システムが開発
されている。また、論理集積回路装置は、クロック信号
に従って同期動作し、各種論理ゲートが組み合わされて
なる組合せ回路と複数段のフリップフロップからなる順
序回路とを備えるが、高集積化・大規模化が進んだ論理
集積回路装置の試験・診断を効率化する一つの方法とし
て、順序回路を構成するフリップフロップを順次シリア
ル結合して一連の試験データをシリアル入出力するいわ
ゆるスキャンパス方式がある。
【０００４】
【発明が解決しようとする課題】周知のように、ＣＭＯ
Ｓ論理回路を構成するＰチャンネル及びＮチャンネルＭ
ＯＳＦＥＴは、入力レベルがハイレベル又はロウレベル
に確定されるときそのいずれか一方がオフ状態となり、
直流的な動作電流を流さない。しかし、入力端子が開放
状態とされその入力容量が中間レベルにチャージされる
と、Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴが同時
にオン状態となり、貫通電流が流れる。このため、上記
論理集積回路装置等に設けられるダミーゲートの入力端
子は、開放状態とはできず、いずれかのノードに結合し
ておく必要がある。従来の論理集積回路装置等におい
て、ダミーゲートの入力端子は、通常の組合せ回路又は
順序回路を構成する論理ゲート又はフリップフロップ等
の出力端子に結合され、あるいはダミーゲートだけで閉
じた配線経路を構成する方法が採られる。
Ｓ論理回路を構成するＰチャンネル及びＮチャンネルＭ
ＯＳＦＥＴは、入力レベルがハイレベル又はロウレベル
に確定されるときそのいずれか一方がオフ状態となり、
直流的な動作電流を流さない。しかし、入力端子が開放
状態とされその入力容量が中間レベルにチャージされる
と、Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴが同時
にオン状態となり、貫通電流が流れる。このため、上記
論理集積回路装置等に設けられるダミーゲートの入力端
子は、開放状態とはできず、いずれかのノードに結合し
ておく必要がある。従来の論理集積回路装置等におい
て、ダミーゲートの入力端子は、通常の組合せ回路又は
順序回路を構成する論理ゲート又はフリップフロップ等
の出力端子に結合され、あるいはダミーゲートだけで閉
じた配線経路を構成する方法が採られる。
【０００５】ところが、前者の方法では、ダミーゲート
が使用されないまま残ったとき、通常回路を構成する論
理ゲートやフリップフロップ等に対する負荷が大きくな
り、論理集積回路装置等の高速動作が制限される。ま
た、後者の方法では、特に自動配置配線設計システムに
よる自動配置配線設計が行われるとき、ダミーゲートが
半導体基板の特定の位置にまとめて配置されることがあ
るため、設計変更時に比較的長い配線が必要となり、場
合によっては論理修正が困難となる。
が使用されないまま残ったとき、通常回路を構成する論
理ゲートやフリップフロップ等に対する負荷が大きくな
り、論理集積回路装置等の高速動作が制限される。ま
た、後者の方法では、特に自動配置配線設計システムに
よる自動配置配線設計が行われるとき、ダミーゲートが
半導体基板の特定の位置にまとめて配置されることがあ
るため、設計変更時に比較的長い配線が必要となり、場
合によっては論理修正が困難となる。
【０００６】この発明の目的は、通常回路の負荷を増大
させることなくしかも半導体基板上にほぼ均等にダミー
ゲートを分散配置しうる配置配線設計方法を提供するこ
とにある。この発明の他の目的は、ＣＭＯＳ論理回路を
基本素子しかつスタンダードセル方式を用いて構成され
る論理集積回路装置等の高速動作を保持しつつその論理
修正を容易にし、設計変更に要する期間を短縮すること
にある。
させることなくしかも半導体基板上にほぼ均等にダミー
ゲートを分散配置しうる配置配線設計方法を提供するこ
とにある。この発明の他の目的は、ＣＭＯＳ論理回路を
基本素子しかつスタンダードセル方式を用いて構成され
る論理集積回路装置等の高速動作を保持しつつその論理
修正を容易にし、設計変更に要する期間を短縮すること
にある。
【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＣＭＯＳ論理回路をその基本
素子としかつスタンダードセル方式を用いて構成される
論理集積回路装置等において、設計変更等に供されるダ
ミーゲートの入力端子を、診断用のスキャンパスを構成
するフリップフロップのスキャン出力端子に結合すると
ともに、これらのダミーゲートに他の所定数のダミーゲ
ートを結合してダミーゲートブロックを構成する。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＣＭＯＳ論理回路をその基本
素子としかつスタンダードセル方式を用いて構成される
論理集積回路装置等において、設計変更等に供されるダ
ミーゲートの入力端子を、診断用のスキャンパスを構成
するフリップフロップのスキャン出力端子に結合すると
ともに、これらのダミーゲートに他の所定数のダミーゲ
ートを結合してダミーゲートブロックを構成する。
【０００９】
【作用】上記手段によれば、ダミーゲートを、スキャン
パスを構成するフリップフロップに合わせて半導体基板
上にダミーゲートブロック単位で分散配置できるととも
に、ダミーゲートが使用されないまま残った場合でも、
論理集積回路装置の通常動作に与える影響をなくすこと
ができる。この結果、通常回路の負荷を増大させること
なくしかも半導体基板上にほぼ均等にダミーゲートを分
散配置しうる配置配線設計方法を実現できるため、論理
集積回路装置等の高速動作を保持しつつその論理修正を
容易にし、設計変更に要する期間を短縮することができ
る。
パスを構成するフリップフロップに合わせて半導体基板
上にダミーゲートブロック単位で分散配置できるととも
に、ダミーゲートが使用されないまま残った場合でも、
論理集積回路装置の通常動作に与える影響をなくすこと
ができる。この結果、通常回路の負荷を増大させること
なくしかも半導体基板上にほぼ均等にダミーゲートを分
散配置しうる配置配線設計方法を実現できるため、論理
集積回路装置等の高速動作を保持しつつその論理修正を
容易にし、設計変更に要する期間を短縮することができ
る。
【００１０】
【実施例】図１には、この発明が適用された論理集積回
路装置の一実施例の部分的な回路図が示されている。ま
た、図２には、図１の論理集積回路装置に含まれるダミ
ーゲートブロックＤＧＢ１の一実施例の回路図が示さ
れ、図３には、図１の論理集積回路装置の一実施例の基
板配置図が示されている。これらの図をもとに、この実
施例の論理集積回路装置の構成及び動作の概要とダミー
ゲートの構成及び配置方法ならびにその特徴について説
明する。なお、この実施例の論理集積回路装置は、スタ
ンダードセル方式を採る。また、図１及び図２の各回路
素子ならびに各ブロックを構成する回路素子は、公知の
ＣＭＯＳ集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板上に形成される。さらに、ダミ
ーゲートブロックＤＧＢ１〜ＤＧＢｎ−１の構成に関す
る具体的説明は図２のダミーゲートブロックＤＧＢ１を
例に進められるが、他のダミーゲートブロックＤＧＢ２
〜ＤＧＢｎ−１については同様な構成とされるため、類
推されたい。
路装置の一実施例の部分的な回路図が示されている。ま
た、図２には、図１の論理集積回路装置に含まれるダミ
ーゲートブロックＤＧＢ１の一実施例の回路図が示さ
れ、図３には、図１の論理集積回路装置の一実施例の基
板配置図が示されている。これらの図をもとに、この実
施例の論理集積回路装置の構成及び動作の概要とダミー
ゲートの構成及び配置方法ならびにその特徴について説
明する。なお、この実施例の論理集積回路装置は、スタ
ンダードセル方式を採る。また、図１及び図２の各回路
素子ならびに各ブロックを構成する回路素子は、公知の
ＣＭＯＳ集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板上に形成される。さらに、ダミ
ーゲートブロックＤＧＢ１〜ＤＧＢｎ−１の構成に関す
る具体的説明は図２のダミーゲートブロックＤＧＢ１を
例に進められるが、他のダミーゲートブロックＤＧＢ２
〜ＤＧＢｎ−１については同様な構成とされるため、類
推されたい。
【００１１】図１において、この実施例の論理集積回路
装置は、特に制限されないが、順序回路を構成するｎ個
のフリップフロップＦＦ１〜ＦＦｎと、これらのフリッ
プフロップの間にそれぞれ設けられるｎ−１個の組合せ
回路ＣＣ１〜ＣＣｎ−１とを備える。このうち、フリッ
プフロップＦＦ１〜ＦＦｎのクロック入力端子ＣＫに
は、所定のクロック信号ＣＰが共通に供給され、そのデ
ータ入力端子Ｄには、内部信号Ｄ１あるいは対応する組
合せ回路ＣＣ１〜ＣＣｎ−１の出力信号がそれぞれ供給
される。また、各フリップフロップＦＦ１〜ＦＦｎ−１
の非反転出力信号Ｑ及び反転出力信号ＱＢは、対応する
組合せ回路ＣＣ１〜ＣＣｎ−１にそれぞれ供給され、フ
リップフロップＦＦｎの非反転出力信号Ｑ及び反転出力
信号ＱＢは内部信号Ｑｎ及びＱＢｎとして図示されない
後段回路に供給される。なお、論理集積回路装置は、特
に制限されないが、図示されないランダムアクセスメモ
リモジュールＲＡＭ及びリードオンリメモリモジュール
ＲＯＭを備える。
装置は、特に制限されないが、順序回路を構成するｎ個
のフリップフロップＦＦ１〜ＦＦｎと、これらのフリッ
プフロップの間にそれぞれ設けられるｎ−１個の組合せ
回路ＣＣ１〜ＣＣｎ−１とを備える。このうち、フリッ
プフロップＦＦ１〜ＦＦｎのクロック入力端子ＣＫに
は、所定のクロック信号ＣＰが共通に供給され、そのデ
ータ入力端子Ｄには、内部信号Ｄ１あるいは対応する組
合せ回路ＣＣ１〜ＣＣｎ−１の出力信号がそれぞれ供給
される。また、各フリップフロップＦＦ１〜ＦＦｎ−１
の非反転出力信号Ｑ及び反転出力信号ＱＢは、対応する
組合せ回路ＣＣ１〜ＣＣｎ−１にそれぞれ供給され、フ
リップフロップＦＦｎの非反転出力信号Ｑ及び反転出力
信号ＱＢは内部信号Ｑｎ及びＱＢｎとして図示されない
後段回路に供給される。なお、論理集積回路装置は、特
に制限されないが、図示されないランダムアクセスメモ
リモジュールＲＡＭ及びリードオンリメモリモジュール
ＲＯＭを備える。
【００１２】ここで、組合せ回路ＣＣ１〜ＣＣｎ−１
は、複数のＣＭＯＳ論理ゲートが組み合わされてなり、
対応する前段のフリップフロップの非反転出力信号Ｑ及
び反転出力信号ＱＢあるいはその他の論理信号に従って
対応する後段のフリップフロップのセット又はリセット
条件を設定する。また、フリップフロップＦＦ１〜ＦＦ
ｎは、やはりＣＭＯＳ回路からなり、クロック信号ＣＰ
の立ち上がり又は立ち下がりエッジにおける内部信号Ｄ
１あるいは組合せ回路ＣＣ１〜ＣＣｎ−１の出力信号の
論理レベルに応じて選択的にセット又はリセット状態と
される。これにより、この実施例の論理集積回路装置
は、クロック信号ＣＰに従って同期動作し、所定の論理
演算機能又はシーケンス制御機能を実現しうるものとな
る。
は、複数のＣＭＯＳ論理ゲートが組み合わされてなり、
対応する前段のフリップフロップの非反転出力信号Ｑ及
び反転出力信号ＱＢあるいはその他の論理信号に従って
対応する後段のフリップフロップのセット又はリセット
条件を設定する。また、フリップフロップＦＦ１〜ＦＦ
ｎは、やはりＣＭＯＳ回路からなり、クロック信号ＣＰ
の立ち上がり又は立ち下がりエッジにおける内部信号Ｄ
１あるいは組合せ回路ＣＣ１〜ＣＣｎ−１の出力信号の
論理レベルに応じて選択的にセット又はリセット状態と
される。これにより、この実施例の論理集積回路装置
は、クロック信号ＣＰに従って同期動作し、所定の論理
演算機能又はシーケンス制御機能を実現しうるものとな
る。
【００１３】一方、この実施例の論理集積回路装置はス
キャンパス方式を採り、順序回路を構成するフリップフ
ロップＦＦ１のＦＦｎは、そのシリアル入力端子ＳＩ及
びシリアル出力端子ＳＯを介して順次シリアル結合され
る。すなわち、第１段のフリップフロップＦＦ１のシリ
アル入力端子ＳＩは試験入力端子Ｔｉｎに結合され、そ
のシリアル出力端子ＳＯは、次段のフリップフロップＦ
Ｆ２のシリアル入力端子ＳＩに結合される。同様に、第
２段ないし第ｎ−１段のフリップフロップＦＦ２〜ＦＦ
ｎ−１のシリアル出力端子ＳＯは、対応する次段のフリ
ップフロップＦＦ３〜ＦＦｎのシリアル入力端子ＳＩに
結合され、最終段のフリップフロップＦＦｎのシリアル
出力端子ＳＯは試験出力端子Ｔｏｕｔに結合される。
キャンパス方式を採り、順序回路を構成するフリップフ
ロップＦＦ１のＦＦｎは、そのシリアル入力端子ＳＩ及
びシリアル出力端子ＳＯを介して順次シリアル結合され
る。すなわち、第１段のフリップフロップＦＦ１のシリ
アル入力端子ＳＩは試験入力端子Ｔｉｎに結合され、そ
のシリアル出力端子ＳＯは、次段のフリップフロップＦ
Ｆ２のシリアル入力端子ＳＩに結合される。同様に、第
２段ないし第ｎ−１段のフリップフロップＦＦ２〜ＦＦ
ｎ−１のシリアル出力端子ＳＯは、対応する次段のフリ
ップフロップＦＦ３〜ＦＦｎのシリアル入力端子ＳＩに
結合され、最終段のフリップフロップＦＦｎのシリアル
出力端子ＳＯは試験出力端子Ｔｏｕｔに結合される。
【００１４】これにより、フリップフロップＦＦ１〜Ｆ
Ｆｎは、外部の試験装置から試験入力端子Ｔｉｎを介し
てシリアル入力される試験データをクロック信号ＣＰに
従って順次シフトしながら取り込み、この試験データに
応じた所定の試験動作を実行できるとともに、クロック
信号ＣＰに従ってそのセット又はリセット状態をシフト
し、試験出力端子Ｔｏｕｔからシリアルに出力すること
ができる。この結果、この実施例の論理集積回路装置が
高集積化・大規模化され複雑な論理構成を有するにもか
かわらず、その動作機能の正常性を容易に確認すること
ができ、これによって論理集積回路装置の試験・診断を
効率化できるものとなる。
Ｆｎは、外部の試験装置から試験入力端子Ｔｉｎを介し
てシリアル入力される試験データをクロック信号ＣＰに
従って順次シフトしながら取り込み、この試験データに
応じた所定の試験動作を実行できるとともに、クロック
信号ＣＰに従ってそのセット又はリセット状態をシフト
し、試験出力端子Ｔｏｕｔからシリアルに出力すること
ができる。この結果、この実施例の論理集積回路装置が
高集積化・大規模化され複雑な論理構成を有するにもか
かわらず、その動作機能の正常性を容易に確認すること
ができ、これによって論理集積回路装置の試験・診断を
効率化できるものとなる。
【００１５】この実施例において、論理集積回路装置
は、さらに、フリップフロップＦＦ１〜ＦＦｎからなる
スキャンパスつまりは各フリップフロップのシリアル出
力端子ＳＯに結合されるｎ−１個のダミーゲートブロッ
クＤＧＢ１〜ＤＧＢｎ−１を備える。ここで、ダミーゲ
ートブロックＤＧＢ１〜ＤＧＢｎ−１は、特に制限され
ないが、図２のダミーゲートブロックＤＧＢ１に代表し
て示されるように、例えばダミー用の２個のインバータ
ＤＶ１及びＤＶ２ならびにフリップフロップＤＦ１及び
ＤＦ２と１個のナンド（ＮＡＮＤ）ゲートＤＮＡ１を含
む。このうち、インバータＤＶ１の入力端子は、ダミー
ゲートブロックＤＧＢ１の入力端子として対応するフリ
ップフロップＦＦ１のシリアル出力端子ＳＯに結合さ
れ、その出力端子は、インバータＤＶ２の入力端子に結
合されるとともにナンドゲートＤＮＡ１の一方の入力端
子に結合される。インバータＤＶ２の出力端子は、フリ
ップフロップＤＦ１のデータ入力端子Ｄに結合される。
また、ナンドゲートＤＮＡ１の他方の入力端子は、電源
電圧ＶＣＣに結合され、その出力端子は、フリップフロ
ップＤＦ２のデータ入力端子Ｄに結合される。フリップ
フロップＦＦ１及びＦＦ２のクロック入力端子ＣＫは、
ともに電源電圧ＶＣＣ結合される。
は、さらに、フリップフロップＦＦ１〜ＦＦｎからなる
スキャンパスつまりは各フリップフロップのシリアル出
力端子ＳＯに結合されるｎ−１個のダミーゲートブロッ
クＤＧＢ１〜ＤＧＢｎ−１を備える。ここで、ダミーゲ
ートブロックＤＧＢ１〜ＤＧＢｎ−１は、特に制限され
ないが、図２のダミーゲートブロックＤＧＢ１に代表し
て示されるように、例えばダミー用の２個のインバータ
ＤＶ１及びＤＶ２ならびにフリップフロップＤＦ１及び
ＤＦ２と１個のナンド（ＮＡＮＤ）ゲートＤＮＡ１を含
む。このうち、インバータＤＶ１の入力端子は、ダミー
ゲートブロックＤＧＢ１の入力端子として対応するフリ
ップフロップＦＦ１のシリアル出力端子ＳＯに結合さ
れ、その出力端子は、インバータＤＶ２の入力端子に結
合されるとともにナンドゲートＤＮＡ１の一方の入力端
子に結合される。インバータＤＶ２の出力端子は、フリ
ップフロップＤＦ１のデータ入力端子Ｄに結合される。
また、ナンドゲートＤＮＡ１の他方の入力端子は、電源
電圧ＶＣＣに結合され、その出力端子は、フリップフロ
ップＤＦ２のデータ入力端子Ｄに結合される。フリップ
フロップＦＦ１及びＦＦ２のクロック入力端子ＣＫは、
ともに電源電圧ＶＣＣ結合される。
【００１６】このように、インバータＤＶ１及びＤＶ
２，フリップフロップＤＦ１及びＤＦ２ならびにナンド
ゲートＤＮＡ１等からなるダミーゲートブロックＤＧＢ
１〜ＤＧＢｎ−１は、実質的に意味のある論理機能を持
つものではないが、各ダミーゲートブロックを構成する
論理素子は、設計変更等にともなう論理修正時に適当な
組み合わせで使用しうるダミーゲートとなる。また、こ
れらのダミーゲートは、通常回路つまり順序回路となる
フリップフロップＦＦ１〜ＦＦｎあるいは組合せ回路Ｃ
Ｃ１〜ＣＣｎ−１を構成する論理素子と同様ＣＭＯＳ論
理回路からなり、その入力端子が開放状態とされること
によって貫通電流を流すが、上記のように実質的な論理
機能を持たないながらも互いに結合されることでその入
力レベルがハイレベル又はロウレベルに確定され、貫通
電流は流れない。なお、スキャンパスを構成するフリッ
プフロップＦＦ１〜ＦＦｎ−１から見た場合、ダミーゲ
ートブロックＤＧＢ１〜ＤＧＢｎ−１が結合されること
でそのシリアル出力端子ＳＯに対する負荷が増大する
が、通常回路に対する負荷は増大せず、スキャンパスの
使用目的が試験・診断に限定されることもあいまって、
論理集積回路装置の通常動作がダミーゲートの追加によ
って影響を受けることはない。
２，フリップフロップＤＦ１及びＤＦ２ならびにナンド
ゲートＤＮＡ１等からなるダミーゲートブロックＤＧＢ
１〜ＤＧＢｎ−１は、実質的に意味のある論理機能を持
つものではないが、各ダミーゲートブロックを構成する
論理素子は、設計変更等にともなう論理修正時に適当な
組み合わせで使用しうるダミーゲートとなる。また、こ
れらのダミーゲートは、通常回路つまり順序回路となる
フリップフロップＦＦ１〜ＦＦｎあるいは組合せ回路Ｃ
Ｃ１〜ＣＣｎ−１を構成する論理素子と同様ＣＭＯＳ論
理回路からなり、その入力端子が開放状態とされること
によって貫通電流を流すが、上記のように実質的な論理
機能を持たないながらも互いに結合されることでその入
力レベルがハイレベル又はロウレベルに確定され、貫通
電流は流れない。なお、スキャンパスを構成するフリッ
プフロップＦＦ１〜ＦＦｎ−１から見た場合、ダミーゲ
ートブロックＤＧＢ１〜ＤＧＢｎ−１が結合されること
でそのシリアル出力端子ＳＯに対する負荷が増大する
が、通常回路に対する負荷は増大せず、スキャンパスの
使用目的が試験・診断に限定されることもあいまって、
論理集積回路装置の通常動作がダミーゲートの追加によ
って影響を受けることはない。
【００１７】ところで、この実施例の論理集積回路装置
の配置配線設計は、コンピュータによる自動配置配線設
計システムを利用して自動的に行われる。また、この実
施例の論理集積回路装置は、前述のように、スタンダー
ドセル方式を採り、各種論理ゲート及びフリップフロッ
プ等の論理素子は、その素子及び素子間配線等に関する
配置がセルとして予め設計・登録される。論理集積回路
装置の半導体基板ＳＵＢ上には、特に制限されないが、
図３に例示されるように、マクロセル化されたランダム
アクセスメモリモジュールＲＡＭ及びリードオンリメモ
リモジュールＲＯＭとともに、所定数の論理セルからな
る複数のセル列ＣＧが所定の間隔をおいて列状に形成さ
れ、これらのセル列ＣＧを構成する論理セルは、自動配
置配線設計システムに与えられる論理条件に沿って自動
的に使用される。
の配置配線設計は、コンピュータによる自動配置配線設
計システムを利用して自動的に行われる。また、この実
施例の論理集積回路装置は、前述のように、スタンダー
ドセル方式を採り、各種論理ゲート及びフリップフロッ
プ等の論理素子は、その素子及び素子間配線等に関する
配置がセルとして予め設計・登録される。論理集積回路
装置の半導体基板ＳＵＢ上には、特に制限されないが、
図３に例示されるように、マクロセル化されたランダム
アクセスメモリモジュールＲＡＭ及びリードオンリメモ
リモジュールＲＯＭとともに、所定数の論理セルからな
る複数のセル列ＣＧが所定の間隔をおいて列状に形成さ
れ、これらのセル列ＣＧを構成する論理セルは、自動配
置配線設計システムに与えられる論理条件に沿って自動
的に使用される。
【００１８】言い換えるならば、この実施例の論理集積
回路装置の順序回路を構成するフリップフロップＦＦ１
〜ＦＦｎならびに組合せ回路ＣＣ１〜ＣＣｎは、図１の
論理条件に沿ってその構成素子となるセルが選択され、
所定のアルゴリズムをもって図３に例示された形でレイ
アウトされる。このとき、ダミーゲートブロックＤＧＢ
１〜ＤＧＢｎ−１は、同様なアルゴリズムをもって対応
するフリップフロップＦＦ１〜ＦＦｎ−１にそれぞれ近
接して配置され、半導体基板ＳＵＢ上にほぼ均等に分散
配置される。この結果、設計変更等にともなう論理修正
は、分散配置されたダミーゲートブロックのうち最も近
接するものを選択して効率良くしかも比較的短い配線長
をもって実現できるため、論理集積回路装置等の論理修
正を容易にし、その設計変更に要する期間を短縮するこ
とができるものとなる。
回路装置の順序回路を構成するフリップフロップＦＦ１
〜ＦＦｎならびに組合せ回路ＣＣ１〜ＣＣｎは、図１の
論理条件に沿ってその構成素子となるセルが選択され、
所定のアルゴリズムをもって図３に例示された形でレイ
アウトされる。このとき、ダミーゲートブロックＤＧＢ
１〜ＤＧＢｎ−１は、同様なアルゴリズムをもって対応
するフリップフロップＦＦ１〜ＦＦｎ−１にそれぞれ近
接して配置され、半導体基板ＳＵＢ上にほぼ均等に分散
配置される。この結果、設計変更等にともなう論理修正
は、分散配置されたダミーゲートブロックのうち最も近
接するものを選択して効率良くしかも比較的短い配線長
をもって実現できるため、論理集積回路装置等の論理修
正を容易にし、その設計変更に要する期間を短縮するこ
とができるものとなる。
【００１９】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ＣＭＯＳ論理回路をその基本素子としかつスタン
ダードセル方式を用いて構成される論理集積回路装置等
において、設計変更等に供されるダミーゲートの入力端
子を、診断用のスキャンパスを構成するフリップフロッ
プのスキャン出力端子に結合するとともに、これらのダ
ミーゲートに他の所定数のダミーゲートを結合してダミ
ーゲートブロックを構成することで、ダミーゲートを、
スキャンパスを構成するフリップフロップに合わせて半
導体基板上にダミーゲートブロック単位で分散配置する
ことができるという効果が得られる。
記の通りである。すなわち、 （１）ＣＭＯＳ論理回路をその基本素子としかつスタン
ダードセル方式を用いて構成される論理集積回路装置等
において、設計変更等に供されるダミーゲートの入力端
子を、診断用のスキャンパスを構成するフリップフロッ
プのスキャン出力端子に結合するとともに、これらのダ
ミーゲートに他の所定数のダミーゲートを結合してダミ
ーゲートブロックを構成することで、ダミーゲートを、
スキャンパスを構成するフリップフロップに合わせて半
導体基板上にダミーゲートブロック単位で分散配置する
ことができるという効果が得られる。
【００２０】（２）上記（１）項において、ダミーゲー
トが使用されないまま残された場合でも、通常回路の負
荷を増大させず、論理集積回路装置の通常動作がダミー
ゲートにより受ける影響をなくすことができるという効
果が得られる。 （３）上記（１）項及び（２）項により、通常回路の負
荷を増大させることなくしかも半導体基板上にほぼ均等
にダミーゲートを分散配置しうる配置配線設計方法を実
現することができるという効果が得られる。 （４）上記（１）項ないし（３）項により、ＣＭＯＳ論
理回路を基本素子とする論理集積回路装置等の高速動作
を保持しつつその論理修正を容易にし、設計変更に要す
る期間を短縮することができるという効果が得られる。
トが使用されないまま残された場合でも、通常回路の負
荷を増大させず、論理集積回路装置の通常動作がダミー
ゲートにより受ける影響をなくすことができるという効
果が得られる。 （３）上記（１）項及び（２）項により、通常回路の負
荷を増大させることなくしかも半導体基板上にほぼ均等
にダミーゲートを分散配置しうる配置配線設計方法を実
現することができるという効果が得られる。 （４）上記（１）項ないし（３）項により、ＣＭＯＳ論
理回路を基本素子とする論理集積回路装置等の高速動作
を保持しつつその論理修正を容易にし、設計変更に要す
る期間を短縮することができるという効果が得られる。
【００２１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、論理集積回路装置を構成するフリッ
プフロップＦＦ１〜ＦＦｎは、そのすべてがスキャンパ
スに関与する必要はなく、ダミーゲートブロックもすべ
てのフリップフロップに対応して設けられることを必須
条件とはしない。また、ダミーゲートは、ダミーゲート
ブロックとしてブロック化される必要はないし、論理集
積回路装置の論理構成ならびにその試験形態も任意に設
定できる。図２において、ダミーゲートブロックＤＧＢ
１に代表されるダミーゲートブロックは、任意数のダミ
ーゲートを含むことができるし、その種類及び接続形態
も任意である。図３において、半導体基板ＳＵＢの形状
は、この実施例による制約を受けない。また、論理集積
回路装置は、ランダムアクセスメモリモジュールＲＡＭ
及びリードオンリメモリモジュールＲＯＭを備えること
を必須条件とはしないし、これらのモジュールやセル列
ＣＧの配置形態も任意に設定することができる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、論理集積回路装置を構成するフリッ
プフロップＦＦ１〜ＦＦｎは、そのすべてがスキャンパ
スに関与する必要はなく、ダミーゲートブロックもすべ
てのフリップフロップに対応して設けられることを必須
条件とはしない。また、ダミーゲートは、ダミーゲート
ブロックとしてブロック化される必要はないし、論理集
積回路装置の論理構成ならびにその試験形態も任意に設
定できる。図２において、ダミーゲートブロックＤＧＢ
１に代表されるダミーゲートブロックは、任意数のダミ
ーゲートを含むことができるし、その種類及び接続形態
も任意である。図３において、半導体基板ＳＵＢの形状
は、この実施例による制約を受けない。また、論理集積
回路装置は、ランダムアクセスメモリモジュールＲＡＭ
及びリードオンリメモリモジュールＲＯＭを備えること
を必須条件とはしないし、これらのモジュールやセル列
ＣＧの配置形態も任意に設定することができる。
【００２２】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＣＭ
ＯＳ論理回路を基本素子とする論理集積回路装置に適用
した場合について説明したが、それに限定されるもので
はなく、例えば、ＣＭＯＳ論理回路と同様に貫通電流を
流すおそれのある他の論理回路を基本素子とする論理集
積回路装置や各種集積回路装置にも適用できる。この発
明は、少なくともダミーゲートの配置配線設計がコンピ
ュータにより自動的に行われかつスキャンパスを備える
半導体装置ならびにその配置配線設計方法に広く適用で
きる。
てなされた発明をその背景となった利用分野であるＣＭ
ＯＳ論理回路を基本素子とする論理集積回路装置に適用
した場合について説明したが、それに限定されるもので
はなく、例えば、ＣＭＯＳ論理回路と同様に貫通電流を
流すおそれのある他の論理回路を基本素子とする論理集
積回路装置や各種集積回路装置にも適用できる。この発
明は、少なくともダミーゲートの配置配線設計がコンピ
ュータにより自動的に行われかつスキャンパスを備える
半導体装置ならびにその配置配線設計方法に広く適用で
きる。
【００２３】
【発明の効果】本願において開示される発明のうち代表
的なものにより得られる効果を簡単に説明すれば、下記
の通りである。すなわち、ＣＭＯＳ論理回路をその基本
素子としかつスタンダードセル方式を用いて構成される
論理集積回路装置等において、設計変更等に供されるダ
ミーゲートの入力端子を、診断用のスキャンパスを構成
するフリップフロップのスキャン出力端子に結合すると
ともに、これらのダミーゲートに他の所定数のダミーゲ
ートを結合してダミーゲートブロックを構成すること
で、ダミーゲートを、スキャンパスを構成するフリップ
フロップに合わせて半導体基板上にダミーゲートブロッ
ク単位で分散配置できるとともに、ダミーゲートが使用
されないまま残った場合でも、論理集積回路装置の通常
動作に与える影響をなくすことができる。この結果、通
常回路の負荷を増大させることなくしかも半導体基板上
にほぼ均等にダミーゲートを分散配置しうる配置配線設
計方法を実現できるため、論理集積回路装置等の高速動
作を保持しつつその論理修正を容易にし、設計変更に要
する期間を短縮することができる。
的なものにより得られる効果を簡単に説明すれば、下記
の通りである。すなわち、ＣＭＯＳ論理回路をその基本
素子としかつスタンダードセル方式を用いて構成される
論理集積回路装置等において、設計変更等に供されるダ
ミーゲートの入力端子を、診断用のスキャンパスを構成
するフリップフロップのスキャン出力端子に結合すると
ともに、これらのダミーゲートに他の所定数のダミーゲ
ートを結合してダミーゲートブロックを構成すること
で、ダミーゲートを、スキャンパスを構成するフリップ
フロップに合わせて半導体基板上にダミーゲートブロッ
ク単位で分散配置できるとともに、ダミーゲートが使用
されないまま残った場合でも、論理集積回路装置の通常
動作に与える影響をなくすことができる。この結果、通
常回路の負荷を増大させることなくしかも半導体基板上
にほぼ均等にダミーゲートを分散配置しうる配置配線設
計方法を実現できるため、論理集積回路装置等の高速動
作を保持しつつその論理修正を容易にし、設計変更に要
する期間を短縮することができる。
【図１】この発明が適用された論理集積回路装置の一実
施例を示す部分的な回路ブロック図である。
施例を示す部分的な回路ブロック図である。
【図２】図１の論理集積回路装置に含まれるダミーゲー
トブロックの一実施例を示す回路図である。
トブロックの一実施例を示す回路図である。
【図３】図１の論理集積回路装置の一実施例を示す基板
配置図である。
配置図である。
ＦＦ１〜ＦＦｎ……フリップフロップ、ＣＣ１〜ＣＣｎ
−１……組合せ回路、ＤＧＢ１〜ＤＧＢｎ−１……ダミ
ーゲートブロック、Ｔｉｎ……試験入力端子、Ｔｏｕｔ
……試験出力端子、ＣＰ……クロック信号。ＤＦ１〜Ｄ
Ｆ２……ダミー用フリップフロップ、ＤＶ１〜ＤＶ２…
…ダミー用インバータ、ＤＮＡ……ダミー用ナンド（Ｎ
ＡＮＤ）ゲート。ＳＵＢ……半導体基板、ＣＧ……セル
列、ＲＡＭ……ランダムアクセスメモリモジュール、Ｒ
ＯＭ……リードオンリメモリモジュール。
−１……組合せ回路、ＤＧＢ１〜ＤＧＢｎ−１……ダミ
ーゲートブロック、Ｔｉｎ……試験入力端子、Ｔｏｕｔ
……試験出力端子、ＣＰ……クロック信号。ＤＦ１〜Ｄ
Ｆ２……ダミー用フリップフロップ、ＤＶ１〜ＤＶ２…
…ダミー用インバータ、ＤＮＡ……ダミー用ナンド（Ｎ
ＡＮＤ）ゲート。ＳＵＢ……半導体基板、ＣＧ……セル
列、ＲＡＭ……ランダムアクセスメモリモジュール、Ｒ
ＯＭ……リードオンリメモリモジュール。
Claims (3)
- 【請求項１】 その入力端子が診断用のスキャンパスに
結合されるダミーゲートを具備することを特徴とする半
導体装置。 - 【請求項２】 上記スキャンパスは、そのスキャン入力
端子及びスキャン出力端子が順次シリアル結合される複
数のフリップフロップからなるものであり、上記ダミー
ゲートのそれぞれの入力端子は、対応する上記フリップ
フロップのスキャン出力端子に結合されるものであっ
て、上記ダミーゲートのそれぞれは、互いに所定の組み
合わせで結合される他の複数のダミーゲートとともにダ
ミーゲートブロックをそれぞれ構成するものであり、上
記ダミーゲートブロックのそれぞれは、対応する上記フ
リップフロップに近接してかつ半導体基板面に分散して
配置されるものであることを特徴とする請求項１の半導
体装置。 - 【請求項３】 上記半導体装置は、ＣＭＯＳ論理回路を
その基本素子として構成されかつスタンダードセル方式
を用いて構成される論理集積回路装置であることを特徴
とする請求項１又は請求項２の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16923195A JPH08340048A (ja) | 1995-06-12 | 1995-06-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16923195A JPH08340048A (ja) | 1995-06-12 | 1995-06-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340048A true JPH08340048A (ja) | 1996-12-24 |
Family
ID=15882669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16923195A Pending JPH08340048A (ja) | 1995-06-12 | 1995-06-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08340048A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008147331A (ja) * | 2006-12-08 | 2008-06-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路及び半導体集積回路の修正方法 |
| US9871122B2 (en) | 2015-11-27 | 2018-01-16 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device |
-
1995
- 1995-06-12 JP JP16923195A patent/JPH08340048A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008147331A (ja) * | 2006-12-08 | 2008-06-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路及び半導体集積回路の修正方法 |
| US9871122B2 (en) | 2015-11-27 | 2018-01-16 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device |
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