JPH0770571B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0770571B2 JPH0770571B2 JP63248211A JP24821188A JPH0770571B2 JP H0770571 B2 JPH0770571 B2 JP H0770571B2 JP 63248211 A JP63248211 A JP 63248211A JP 24821188 A JP24821188 A JP 24821188A JP H0770571 B2 JPH0770571 B2 JP H0770571B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- input
- circuit
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路装置、例えば、ゲートアレイ
に代表されるCMOS集積回路装置の直流特性試験に有効な
技術に関するものである。
に代表されるCMOS集積回路装置の直流特性試験に有効な
技術に関するものである。
従来の技術 CMOSゲートアレイに代表されるCMOS集積回路装置の出荷
検査に含まれる直流特性試験では、出力回路の出力信号
レベルをハイレベルにしたり、または、ローレベルにし
て出力駆動能力を測定したり、あるいは、ハイインピー
ダンス状態にしてリーク電流を測定する必要がある。と
ころが、論理集積度の高いLSIでは、一般に、内部回路
の論理構成も複雑であることから、測定するべき出力端
子を所望の信号状態に設定しようとすると、多数の入力
端子から、複雑かつ膨大なテストパターンを入力する必
要があり、出荷検査工数が膨大になるという欠点があっ
た。
検査に含まれる直流特性試験では、出力回路の出力信号
レベルをハイレベルにしたり、または、ローレベルにし
て出力駆動能力を測定したり、あるいは、ハイインピー
ダンス状態にしてリーク電流を測定する必要がある。と
ころが、論理集積度の高いLSIでは、一般に、内部回路
の論理構成も複雑であることから、測定するべき出力端
子を所望の信号状態に設定しようとすると、多数の入力
端子から、複雑かつ膨大なテストパターンを入力する必
要があり、出荷検査工数が膨大になるという欠点があっ
た。
そこで、出力回路と内部論理回路の間に、テスト回路を
設け、出力回路の直列特性試験を簡単にする手法が、大
規模集積回路装置の設計において一般化しつつある。
設け、出力回路の直列特性試験を簡単にする手法が、大
規模集積回路装置の設計において一般化しつつある。
このような目的で挿入された、代表的なテスト回路の従
来例を第３図を用いて説明する。第３図において１は出
力バッファセル領域、２は出力バッファ、３はコントロ
ール信号切り換え用テスト回路、４は入力信号切り換え
用テスト回路、Ｃは内部論理回路の出力である出力バッ
ファのコントロール用信号、INは内部論理回路の出力で
ある出力バッファの入力用信号、TCは出力バッファのテ
ストコントロール用信号、TINは出力バッファのテスト
入力用信号、TESTは通常動作状態とテスト状態を切り換
えるテスト信号、Ｃ′は出力バッファのコントロール信
号、IN′は出力バッファの入力信号である。テスト回路
３および４は、通常動作状態ではTEST信号をローレベル
とすることにより、内部論理回路の出力信号ＣおよびIN
を出力バッファ回路の入力Ｃ′,IN′に伝達し、テスト
状態では、TEST信号をハイレベルとすることにより、テ
スト用信号TCおよびTINを出力バッファの入力Ｃ′、I
N′に伝達する役割をはたす。テスト用信号TEST,TC,TIN
を、入力端子から直接供給することにより、内部論理回
路の状態とは無関係に、出力バッファの出力状態を任意
に設定できるため、直流特性試験に膨大なテストパター
ンが不要であり、検査コストの削減に効果がある。
来例を第３図を用いて説明する。第３図において１は出
力バッファセル領域、２は出力バッファ、３はコントロ
ール信号切り換え用テスト回路、４は入力信号切り換え
用テスト回路、Ｃは内部論理回路の出力である出力バッ
ファのコントロール用信号、INは内部論理回路の出力で
ある出力バッファの入力用信号、TCは出力バッファのテ
ストコントロール用信号、TINは出力バッファのテスト
入力用信号、TESTは通常動作状態とテスト状態を切り換
えるテスト信号、Ｃ′は出力バッファのコントロール信
号、IN′は出力バッファの入力信号である。テスト回路
３および４は、通常動作状態ではTEST信号をローレベル
とすることにより、内部論理回路の出力信号ＣおよびIN
を出力バッファ回路の入力Ｃ′,IN′に伝達し、テスト
状態では、TEST信号をハイレベルとすることにより、テ
スト用信号TCおよびTINを出力バッファの入力Ｃ′、I
N′に伝達する役割をはたす。テスト用信号TEST,TC,TIN
を、入力端子から直接供給することにより、内部論理回
路の状態とは無関係に、出力バッファの出力状態を任意
に設定できるため、直流特性試験に膨大なテストパター
ンが不要であり、検査コストの削減に効果がある。
発明が解決しようとする課題 しかし、第３図例の回路構成では、１つの出力回路毎に
テスト回路として７つの論理ゲートの追加と５本の信号
配線追加を必要とし、テスト回路追加の分だけチップ面
積が大きくなるというデメリットや、内部論理回路の出
力から、出力端子までの信号伝搬遅延時間が、テスト回
路の挿入分、すなわち、論理ゲート２段分相当余分に大
きくなってしまうというデメリットがあった。特に、CM
OSゲートアレイ等では、各回路部の動作スピードが要求
される場合が多く、出力回路部での信号伝搬時間の増加
は許容できないケースも生じ、この様な場合には、第３
図に示す様な従来例のテスト回路は挿入不可能であり、
実用化には制約が大きく問題があった。
テスト回路として７つの論理ゲートの追加と５本の信号
配線追加を必要とし、テスト回路追加の分だけチップ面
積が大きくなるというデメリットや、内部論理回路の出
力から、出力端子までの信号伝搬遅延時間が、テスト回
路の挿入分、すなわち、論理ゲート２段分相当余分に大
きくなってしまうというデメリットがあった。特に、CM
OSゲートアレイ等では、各回路部の動作スピードが要求
される場合が多く、出力回路部での信号伝搬時間の増加
は許容できないケースも生じ、この様な場合には、第３
図に示す様な従来例のテスト回路は挿入不可能であり、
実用化には制約が大きく問題があった。
本発明はこのような問題点を解決するもので、チップ面
積の増加や、信号伝搬遅延時間の増加を、最小限に抑
え、かつ出荷検査コストを大幅に削減可能な構造を持つ
半導体集積回路装置を提供することを目的とするもので
ある。
積の増加や、信号伝搬遅延時間の増加を、最小限に抑
え、かつ出荷検査コストを大幅に削減可能な構造を持つ
半導体集積回路装置を提供することを目的とするもので
ある。
課題を解決するための手段 この問題点を解決するために、本発明は、テスト回路
を、複数のトランスファーゲート素子で構成した入力信
号切り換え回路とし、この入力信号切り換え回路を、全
ての出力バッファ回路セル，入出力兼用バッファ回路セ
ル内に内蔵するとともに、テスト用信号配線を、入出力
回路領域内にリング状に固定形成している。
を、複数のトランスファーゲート素子で構成した入力信
号切り換え回路とし、この入力信号切り換え回路を、全
ての出力バッファ回路セル，入出力兼用バッファ回路セ
ル内に内蔵するとともに、テスト用信号配線を、入出力
回路領域内にリング状に固定形成している。
作用 この構成のテスト回路を半導体集積回路装置に内蔵する
ことにより、テスト回路の追加によるチップ面積の増大
や、信号伝搬遅延時間の増加を最小限に抑えた上で、出
荷検査コストを大幅に削減可能となる。
ことにより、テスト回路の追加によるチップ面積の増大
や、信号伝搬遅延時間の増加を最小限に抑えた上で、出
荷検査コストを大幅に削減可能となる。
実施例 第１図は、本発明の一実施例によるテスト回路を内蔵し
た出力バッファ回路の回路構成図である。第２図は、第
１図の出力バッファ回路およびテスト用信号配線および
テスト信号入力端子のチップレイアウト構成を示す図で
ある。第１図および第２図において、１は出力バッファ
セル領域、２は出力バッファ、３はコントロール信号切
り換え用テスト回路、４は入力信号切り換え用テスト回
路、Ｃは内部論理回路の出力である出力バッファのコン
トロール信号、INは内部論理回路の出力である出力バッ
ファの入力信号、TCは出力バッファのテストコントロー
ル用信号、TINは出力バッファのテスト入力用信号、TES
TおよびNTESTは、通常動作状態とテスト状態を切り換え
るテスト信号、Ｃ′は出力バッファのコントロール信
号、IN′は出力バッファの入力信号、５はTEST,NTEST信
号入力用テスト専用端子、６はTIN信号入力用テスト兼
用入力端子、７はTC信号入力用テスト兼用入力端子、８
は出力状態切り換え信号TESTを制御入力とする制御ゲー
トであり、９は入出力回路領域である。
た出力バッファ回路の回路構成図である。第２図は、第
１図の出力バッファ回路およびテスト用信号配線および
テスト信号入力端子のチップレイアウト構成を示す図で
ある。第１図および第２図において、１は出力バッファ
セル領域、２は出力バッファ、３はコントロール信号切
り換え用テスト回路、４は入力信号切り換え用テスト回
路、Ｃは内部論理回路の出力である出力バッファのコン
トロール信号、INは内部論理回路の出力である出力バッ
ファの入力信号、TCは出力バッファのテストコントロー
ル用信号、TINは出力バッファのテスト入力用信号、TES
TおよびNTESTは、通常動作状態とテスト状態を切り換え
るテスト信号、Ｃ′は出力バッファのコントロール信
号、IN′は出力バッファの入力信号、５はTEST,NTEST信
号入力用テスト専用端子、６はTIN信号入力用テスト兼
用入力端子、７はTC信号入力用テスト兼用入力端子、８
は出力状態切り換え信号TESTを制御入力とする制御ゲー
トであり、９は入出力回路領域である。
本発明の一実施例である第１図，第２図の回路構成で
は、通常動作状態の出力バッファへの入力信号Ｃおよび
INと、テスト状態での出力バッファの入力信号TCおよび
TINを、各々信号切り換えするテスト回路を、Ｐチャネ
ルMOSトランジスタとＮチャネルMOSトランジスタとを一
対としたトランスファゲートのペアーからなるコントロ
ール信号切り換え用テスト回路３および入力信号切り換
え用テスト回路４で構成し、かつ、これら3,4のテスト
回路を出力バッファ２とともに、出力バッファセル領域
１内に形成し、また、テスト用信号配線TC,TIN,TEST,NT
ESTを、入出力回路領域内に、リング状に固定形成した
構造としている。通常動作状態と、テスト状態を切り換
えるテスト信号TEST,NTESTは、テスト専用端子５より入
力される。出力バッファのテストコントロール信号TCお
よびテスト入力信号TINは、テスト兼用入力端子６およ
び７より、出力状態切り換え信号TESTを制御入力とする
制御ゲート８を通して入力される。
は、通常動作状態の出力バッファへの入力信号Ｃおよび
INと、テスト状態での出力バッファの入力信号TCおよび
TINを、各々信号切り換えするテスト回路を、Ｐチャネ
ルMOSトランジスタとＮチャネルMOSトランジスタとを一
対としたトランスファゲートのペアーからなるコントロ
ール信号切り換え用テスト回路３および入力信号切り換
え用テスト回路４で構成し、かつ、これら3,4のテスト
回路を出力バッファ２とともに、出力バッファセル領域
１内に形成し、また、テスト用信号配線TC,TIN,TEST,NT
ESTを、入出力回路領域内に、リング状に固定形成した
構造としている。通常動作状態と、テスト状態を切り換
えるテスト信号TEST,NTESTは、テスト専用端子５より入
力される。出力バッファのテストコントロール信号TCお
よびテスト入力信号TINは、テスト兼用入力端子６およ
び７より、出力状態切り換え信号TESTを制御入力とする
制御ゲート８を通して入力される。
通常動作状態では、テスト専用端子５をローレベルの入
力にすることにより、TEST信号がローレベルに、NTEST
信号がハイレベルになる、出力バッファ２の入力Ｃ′お
よびIN′には、内部論理回路の出力ＣおよびINが伝達さ
れる。また、この状態では、テスト兼用入力端子７およ
び８から、通常動作入力信号を入力しても、ANDゲート
からなる制御ゲートの入力信号TESTがローレベルである
ため、TC,TIN信号は、ローレベル固定のままであり、通
常動作状態において、不要な動作や電力消費を防止して
いる。
力にすることにより、TEST信号がローレベルに、NTEST
信号がハイレベルになる、出力バッファ２の入力Ｃ′お
よびIN′には、内部論理回路の出力ＣおよびINが伝達さ
れる。また、この状態では、テスト兼用入力端子７およ
び８から、通常動作入力信号を入力しても、ANDゲート
からなる制御ゲートの入力信号TESTがローレベルである
ため、TC,TIN信号は、ローレベル固定のままであり、通
常動作状態において、不要な動作や電力消費を防止して
いる。
テスト状態では、テスト専用端子５をハイレベルの入力
にすることにより、TEST信号がハイレベルに、NTEST信
号がローレベルになり、出力バッファ２の入力Ｃ′およ
びIN′には、テスト兼用端子６および７からのテスト入
力TCおよびTINが伝達される。テスト入力兼用端子６を
ハイレベルにすることにより、全ての出力バッファおよ
び入出力兼用バッファの出力はハイインピーダンス状態
となり、リーク電流の測定が可能となる。また、テスト
入力兼用端子６をローレベルにし、テスト入力兼用端子
７を、ローレベルまたはハイレベルにすることにより、
全ての出力バッファおよび入出力兼用バッファの出力状
態を同時にローレベルまたは、ハイレベルに設定でき、
出力駆動能力の測定が可能となる。この結果、出荷検査
で最も、検査工数を要していた出力の直流特性試験が、
テストパターンなしで、しかも全ての出力端子および入
出力兼用端子の同時検査が可能となり、出荷検査コスト
の大幅な削減が可能となる。
にすることにより、TEST信号がハイレベルに、NTEST信
号がローレベルになり、出力バッファ２の入力Ｃ′およ
びIN′には、テスト兼用端子６および７からのテスト入
力TCおよびTINが伝達される。テスト入力兼用端子６を
ハイレベルにすることにより、全ての出力バッファおよ
び入出力兼用バッファの出力はハイインピーダンス状態
となり、リーク電流の測定が可能となる。また、テスト
入力兼用端子６をローレベルにし、テスト入力兼用端子
７を、ローレベルまたはハイレベルにすることにより、
全ての出力バッファおよび入出力兼用バッファの出力状
態を同時にローレベルまたは、ハイレベルに設定でき、
出力駆動能力の測定が可能となる。この結果、出荷検査
で最も、検査工数を要していた出力の直流特性試験が、
テストパターンなしで、しかも全ての出力端子および入
出力兼用端子の同時検査が可能となり、出荷検査コスト
の大幅な削減が可能となる。
また、テスト用信号配線TC,TIN,TEST,NTESTはチップ周
辺の入出力回路領域内にリング状に固定形成した構造と
していることにより、テスト専用端子５およびテスト兼
用入力端子６および７は、入出力回路領域内のどの端子
位置に設けてもよく、また、入出力回路領域内に形成す
る全ての出力バッファおよび入出力バッファに、本発明
の信号切り換えテスト回路を付加可能としている。ま
た、信号切り換えテスト回路およびテスト用信号配線
を、入出力回路領域に内蔵した構成としているため、出
力バッファや、入出力バッファの数が増大しても、チッ
プサイズの増大あるいは、内部論理回路の収容性の低下
や、テスト用信号配線の配線数増加等の悪影響が出る心
配はない。
辺の入出力回路領域内にリング状に固定形成した構造と
していることにより、テスト専用端子５およびテスト兼
用入力端子６および７は、入出力回路領域内のどの端子
位置に設けてもよく、また、入出力回路領域内に形成す
る全ての出力バッファおよび入出力バッファに、本発明
の信号切り換えテスト回路を付加可能としている。ま
た、信号切り換えテスト回路およびテスト用信号配線
を、入出力回路領域に内蔵した構成としているため、出
力バッファや、入出力バッファの数が増大しても、チッ
プサイズの増大あるいは、内部論理回路の収容性の低下
や、テスト用信号配線の配線数増加等の悪影響が出る心
配はない。
一方、本発明では、信号切り換えテスト回路をトランス
ファーゲートのペアで構成しているため、各出力バッフ
ァセルまたは入出力兼用セルに追加するトランジスタ数
は、８ヶで良く、第３図で示した従来のテスト回路を構
成する７個のゲートの追加に必要な24個または32個のト
ランジスタ数に比べ、1/3〜1/4であり、しかも、入出力
回路領域に内蔵することから、テスト回路追加によるチ
ップサイズの増大を、非常に小さく抑えることができ
る。
ファーゲートのペアで構成しているため、各出力バッフ
ァセルまたは入出力兼用セルに追加するトランジスタ数
は、８ヶで良く、第３図で示した従来のテスト回路を構
成する７個のゲートの追加に必要な24個または32個のト
ランジスタ数に比べ、1/3〜1/4であり、しかも、入出力
回路領域に内蔵することから、テスト回路追加によるチ
ップサイズの増大を、非常に小さく抑えることができ
る。
また、本発明では、信号切り換えテスト回路をトランス
ファーゲートで構成し、しかも出力バッファとともに同
一セル内に内蔵していることから、出力バッファ入力信
号Ｃ′およびIN′の配線長が非常に短かくてすみ、テス
ト回路部での信号伝搬遅延時間が小さい。すなわち、第
３図に示した従来のテスト回路では、内部論理回路から
の出力信号は、少なくとも論理ゲート２段分のゲート伝
搬遅延時間を、出力バッファの入力への信号伝搬に要し
ていたが、本発明では、トランスファーゲート１段分の
信号伝搬遅延ですむ。本発明では、トランスファーゲー
トと、出力バッファを同一セルに内蔵しているため、こ
の間の入力信号Ｃ′およびIN′の信号配線長は非常に短
かく、配線浮遊容量も非常に小さい。したがって、トラ
ンスファゲート部での信号伝搬遅延は、小さく、通常の
論理ゲート一段分のゲート遅延時間の半分以下程度に容
易に設計できる。
ファーゲートで構成し、しかも出力バッファとともに同
一セル内に内蔵していることから、出力バッファ入力信
号Ｃ′およびIN′の配線長が非常に短かくてすみ、テス
ト回路部での信号伝搬遅延時間が小さい。すなわち、第
３図に示した従来のテスト回路では、内部論理回路から
の出力信号は、少なくとも論理ゲート２段分のゲート伝
搬遅延時間を、出力バッファの入力への信号伝搬に要し
ていたが、本発明では、トランスファーゲート１段分の
信号伝搬遅延ですむ。本発明では、トランスファーゲー
トと、出力バッファを同一セルに内蔵しているため、こ
の間の入力信号Ｃ′およびIN′の信号配線長は非常に短
かく、配線浮遊容量も非常に小さい。したがって、トラ
ンスファゲート部での信号伝搬遅延は、小さく、通常の
論理ゲート一段分のゲート遅延時間の半分以下程度に容
易に設計できる。
したがって、従来のテスト回路で問題となった、テスト
回路部での信号伝搬遅延の影響は、本発明では、1/4程
度以下に抑えることができるため、ほとんど問題となら
ない。
回路部での信号伝搬遅延の影響は、本発明では、1/4程
度以下に抑えることができるため、ほとんど問題となら
ない。
さらに、本実施例の様に全ての出力セル，入出力兼用セ
ルにテスト回路を内蔵し、また、テスト用信号配線を自
動配線の対象外である入出力回路領域内にリング状に固
定配線形成しておくことにより、各LSIの論理設計にお
いては、テスト回路やテスト信号配線をまったく意識す
ることなく、テスト回路が自動的に組み込めるから、ユ
ーザが論理設計が行なうことの多いゲートアレイ等の開
発の場合にも、ユーザの論理設計時の負担の増加も一切
ない。
ルにテスト回路を内蔵し、また、テスト用信号配線を自
動配線の対象外である入出力回路領域内にリング状に固
定配線形成しておくことにより、各LSIの論理設計にお
いては、テスト回路やテスト信号配線をまったく意識す
ることなく、テスト回路が自動的に組み込めるから、ユ
ーザが論理設計が行なうことの多いゲートアレイ等の開
発の場合にも、ユーザの論理設計時の負担の増加も一切
ない。
以上説明したように、本発明実施例のテスト回路構成と
チップレイアイト構成をとることにより、チップ面積の
増大や、信号伝搬遅延の増加を最小に抑えることができ
るから、すべての半導体集積回路装置への実施が容易で
あり、その結果、すべての出力回路を任意の状態に、し
かも同時に設定できるから、直流特性試験時間を短くす
ることができ、出荷検査コストを大幅に削減できる。
チップレイアイト構成をとることにより、チップ面積の
増大や、信号伝搬遅延の増加を最小に抑えることができ
るから、すべての半導体集積回路装置への実施が容易で
あり、その結果、すべての出力回路を任意の状態に、し
かも同時に設定できるから、直流特性試験時間を短くす
ることができ、出荷検査コストを大幅に削減できる。
なお、本発明の実施例では、信号切り換え用テスト回路
を構成するトランスファーゲートを、ＰチャネルMOSト
ランジスタとＮチャネルMOSトランジスタの対で構成し
ていたが、この部分は、ＰチャネルMOSトランジスタま
たはＮチャネルMOSトランジスタのどちらか一方のみで
構成しても、本発明の効果を得ることができる。
を構成するトランスファーゲートを、ＰチャネルMOSト
ランジスタとＮチャネルMOSトランジスタの対で構成し
ていたが、この部分は、ＰチャネルMOSトランジスタま
たはＮチャネルMOSトランジスタのどちらか一方のみで
構成しても、本発明の効果を得ることができる。
発明の効果 以上のように、本発明によれば、半導体集積回路装置の
チップサイズの増大や、信号伝搬遅延の増大等の弊害を
最小限に抑えて、出荷検査コストを大幅に削減できる。
チップサイズの増大や、信号伝搬遅延の増大等の弊害を
最小限に抑えて、出荷検査コストを大幅に削減できる。
第１図は本発明の一実施例によるテスト回路を内蔵した
出力バッファ回路の回路構成図、第２図は第１図の出力
バッファ回路およびテスト用信号配線およびテスト信号
入力端子のチップレイアウト構成を示す図、第３図は従
来の代表的なテスト回路の回路構成図である。 １……出力バッファセル領域、２……出力バッファ、３
……コントロール信号切り換え用テスト回路、４……入
力信号切り換え用テスト回路、Ｃ……内部論理回路の出
力である出力バッファのコントロール信号、IN……内部
論理回路の出力である出力バッファの入力信号、TC……
出力バッファのテストコントロール用信号、TIN……出
力バッファのテスト入力用信号、TESTおよびNTEST……
通常動作状態とテスト状態を切り換えるテスト信号、
Ｃ′……出力バッファの入力コントロール信号、IN′…
…出力バッファの入力信号、５……TEST,NTEST信号用テ
スト専用端子、６……TC信号入力用テスト兼用入力端
子、７……TIN信号入力用テスト兼用入力端子、８……
出力状態切り換え信号TESTを制御入力とする制御ゲー
ト、９……入出力回路領域。
出力バッファ回路の回路構成図、第２図は第１図の出力
バッファ回路およびテスト用信号配線およびテスト信号
入力端子のチップレイアウト構成を示す図、第３図は従
来の代表的なテスト回路の回路構成図である。 １……出力バッファセル領域、２……出力バッファ、３
……コントロール信号切り換え用テスト回路、４……入
力信号切り換え用テスト回路、Ｃ……内部論理回路の出
力である出力バッファのコントロール信号、IN……内部
論理回路の出力である出力バッファの入力信号、TC……
出力バッファのテストコントロール用信号、TIN……出
力バッファのテスト入力用信号、TESTおよびNTEST……
通常動作状態とテスト状態を切り換えるテスト信号、
Ｃ′……出力バッファの入力コントロール信号、IN′…
…出力バッファの入力信号、５……TEST,NTEST信号用テ
スト専用端子、６……TC信号入力用テスト兼用入力端
子、７……TIN信号入力用テスト兼用入力端子、８……
出力状態切り換え信号TESTを制御入力とする制御ゲー
ト、９……入出力回路領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/04 27/118 8832−4Ｍ Ｈ０１Ｌ 21/82 Ｍ
Claims (1)
- 【請求項１】チップ周辺部に形成した出力バッファ回路
セルおよび入出力兼用バッファ回路セルに、内部論理回
路で形成された信号とテスト用信号とを選択的に出力バ
ッファの入力信号として伝える複数のトランスファーゲ
ート素子で構成した入力信号切り換え回路を内蔵し、前
記テスト用信号配線と、前記入力信号切り換え回路を制
御する出力状態制御信号配線を前記出力バッファ回路セ
ル，入出力兼用バッファ回路セルを配置した入出力回路
領域内にリング状に形成した事を特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248211A JPH0770571B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248211A JPH0770571B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0296345A JPH0296345A (ja) | 1990-04-09 |
| JPH0770571B2 true JPH0770571B2 (ja) | 1995-07-31 |
Family
ID=17174837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63248211A Expired - Lifetime JPH0770571B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770571B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541436A (ja) * | 1991-08-05 | 1993-02-19 | Nec Ic Microcomput Syst Ltd | 半導体リーク電流測定回路 |
-
1988
- 1988-09-30 JP JP63248211A patent/JPH0770571B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0296345A (ja) | 1990-04-09 |
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