JP2612618B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Description

【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 第１の発明 第２の発明 第３の発明 作用 第１の発明の作用 第２の発明の作用 第３の発明の作用 実施例 第１実施例（第１の発明の一実施例） 第２実施例（第１の発明の他の実施例） 第３実施例（第２の発明の一実施例） 第４実施例（第３の発明の一実施例） その他 発明の効果 ［概要］ 論理セルアレイを設け、この論理セルアレイを構成す
る論理セルを論理回路用の配線で接続することにより、
一定の論理回路を形成してなる半導体集積回路装置に関
し、 容易に、所望の論理セルの入力端を所望の論理状態に
設定し、論理検証、故障検出、解析等の容易化を図るこ
とを目的とし、 前記論理セルアレイの行方向に並ぶ論理セルに沿って
設けられた試験用の第１の配線と、前記論理セルアレイ
の列方向に並ぶ論理セルに沿って設けられた試験用の第
２の配線と、前記論理回路用の配線を介して接続される
べき前段の論理セルと後段の論理セルとの間に接続され
た第１のスイッチ手段と、該第１のスイッチ手段の後段
側の端子と前記第２の配線との間に接続され、前記第１
の配線を介して、そのオン・オフが制御される第２のス
イッチ手段とを具備させて構成する。
［産業上の利用分野］ 本発明は論理セルアレイを設け、この論理セルアレイ
を構成する論理セルを論理回路用の配線で接続すること
により、一定の論理回路を形成してなる半導体集積回路
装置に関する。
近年、論理LSIにおいては、半導体製造技術の進歩に
伴い、１チップ内に搭載できる論理セルの数が飛躍的に
増大し、数万〜数十万個の論理セルを搭載するものが見
られるようになってきた。しかしながら、他方におい
て、用意すべきテストパターンが増大し、かかるテスト
パターンの作成に膨大な時間がかかり、論理検証を容易
に行うことが困難になってきている。このため、論理検
証を容易に行うことができる試験回路を内蔵した半導体
進積回路装置の開発が急がれている。
［従来の技術］ 従来、かかる試験回路を内蔵した半導体集積回路装置
として第18図にその要部を示すようなものが提案されて
いる（特開昭61−42934号公報参照）。
図中、１は半導体集積回路チップ本体、２は論理セル
であって、この半導体集積回路装置は、行選択線３、列
読出し線４、スイッチ素子５、行選択リングカウンタ
６、行選択リングカウンタ７、データセレクタ８、行選
択クロック入力端子９、列選択クロック入力端子10及び
モニター出力端子11からなる試験回路を内蔵している。
なお、論理セル２の相互間の配線はユーザーからのオー
ダーにより行われる。かかる論理回路用の配線は、この
第18図においては示されていない。
かかる半導体集積回路装置は、論理セル２の出力端を
スイッチ素子５を介して列読出し像４に接続し、行選択
リングカウンタ６による行選択線３の選択と、列選択リ
ングカウンタ７による列読出し線４の選択とを通して論
理セル２を１個ずつ選択し、選択した論理セル２の出力
端の論理状態をデータセレクタ８を介してモニター出力
端子11に出力させ、その結果により、故障等を判断しよ
うとするものである。
かかる試験手法は、MP法（Matrix Proving法）と呼ば
れているが、この試験手法によれば、論理回路の試験を
論理セル単位で行うことができるので、いわゆるスキャ
ン・フリップフロップを利用したスキャンパス法等に比
較して、回路設計が容易であり、かつ、観測性の高い試
験を行うことができるという利点を有している。
［発明が解決しようとする課題］ しかしながら、かかるMP法を採用する第18図従来例の
半導体集積回路装置は、論理セル単位で試験を行うこと
ができるといっても、テストパターン信号の入力は論理
回路用の信号入力端子を介して行わなければならず、各
論理セルの入力端を所望の論理状態にすることは、必ず
しも容易でない。もし、所望の論理セルの入力端を容易
に所望の論理状態に設定することができれば、より簡単
に、論理回路の論理検証、故障検出・解析等を行うこと
が可能となる。
本発明は、かかる点に鑑み、容易に、所望の論理セル
の入力端を所望の論理状態に設定し、論理検証、故障検
出・解析等の容易化を図ることができるようにした試験
回路を内蔵した半導体集積回路装置を提供することを目
的とする。
［課題を解決するための手段］ 本発明は以下の第１ないし第３の発明を含み、これら
第１ないし第３の発明のいずれによっても上記目的は達
成される。
なお、本発明において、論理セルとは、NOT回路、AND
回路、OR回路、複合ゲート回路、アダー回路、デコード
回路、ラッチ回路、フリップフロップ、シフトレジス
タ、カウンタ等、それ自体一定の機能を有し、およそ論
理LSIを構成するに必要とされる種々の単位回路を含む
概念である。
第１の発明 第１の発明は、その構成要素を実施例図面第１図に対
応させて説明すると、論理セルアレイを設け、この論理
セルアレイを構成する論理セル13を論理回路用の配線15
で接続することにより、一定の論理回路を形成してなる
半導体集積回路装置であって、論理セルアレイの行方向
に並ぶ論理セル13に沿って設けられた試験用の第１の配
線20と、論理セルアレイの列方向に並ぶ論理セル13に沿
って設けられた試験用の第２の配線22と、論理回路用の
配線15を介して接続されるべき前後の論理セル13と後段
の論理セル13との間に接続された第１のスイッチ手段25
と、これ第１のスイッチ手段25の後段側の端子と第２の
配線22との間に接続され、第１の配線20を介して、その
オン・オフが制御される第２のスイッチ手段21とを具備
してなることを特徴とするものである。
第２の発明 第２の発明は、その構成要素を実施例図面第10図に対
応させて説明すると、論理セルアレイを設け、この論理
セルアレイを構成する論理セル13を論理回路用の配線15
で接続することにより、一定の論理回路を形成してなる
半導体集積回路装置であって、論理セルアレイの行方向
に並ぶ論理セル13に沿って設けられた試験用の第１の配
線20と、論理セルアレイの列方向に並ぶ論理セル13に沿
って設けられた試験用の第２の配線42と、論理セル13の
出力側と第２の配線42との間に接続され、第１の配線20
を介して、そのオン・オフが制御される第１のスイッチ
手段44と、論理回路用の配線15を介して接続されるべき
前段の論理セル13と後段の論理セル13との間に接続され
た第２のスイッチ手段45と、論理セルアレイの行方向に
並ぶ論理セル13に沿って設けられた試験用の第３の配線
41と、論理セルアレイの列方向に並ぶ論理セル13に沿っ
て設けられた試験用の第４の配線43と、第３、第４の配
線41、43の論理値を入力し、第２のスイッチ手段45のオ
ン・オフを制御すると共に、第２のスイッチ手段45をオ
フとする場合には、第２のスイッチ手段45の出力側の論
理値を一方の論理レベルに設定する論理値設定回路46、
47、48とを具備してなることを特徴とするものである。
第３の発明 第３の発明は、その構成要素を実施例図面第12図に対
応させて説明すると、論理セルアレイを設け、この論理
セルアレイを構成する論理セル13を論理回路用の配線15
で接続することにより、一定の論理回路を形成してなる
半導体集積回路装置であって、論理セルアレイの行方向
に並ぶ論理セル13に沿って設けられた試験用の第１の配
線20と、論理セルアレイの列方向に並ぶ論理セル13に沿
って設けられた試験用の第２の配線42と、論理セル13の
出力側と第２の配線42との間に接続され、第１の配線20
を介して、そのオン・オフが制御される第１のスイッチ
手段44と、論理回路用の配線15を介して接続されるべき
前段の論理セル13と後段の論理セル13との間に接続され
た第２のスイッチ手段45と、論理セルアレイの行方向に
並ぶ論理セル13に沿って設けられた試験用の第３の配線
41と、論理セルアレイの列方向に並ぶ論理セル13に沿っ
て設けられた試験用の第４の配線43と、論理セルアレイ
の列方向に並ぶ論理セル13に沿って設けられ、第２のス
イッチ手段45のオン・オフを制御するための試験用の第
５の配線49と、第３、第４、第５の配線41、43、49の論
理値を入力し、第２のスイッチ手段45をオフとする場合
には、第２のスイッチ手段45の出力側の論理値を第３、
第４の配線41、43により決定される論理値に設定する論
理値設定回路46、47、48とを具備してなることを特徴と
するものである。
［作用］ 第１ないし第３の発明の作用は、以下の通りである。
第１の発明の作用 かかる第１の発明においては、第１のスイッチ手段25
をオン状態にすることにより、内蔵させている試験回路
中、論理セルアレイの部分を等価的に従来例と同一の回
路構成とすることができるので、更に第２のスイッチ手
段21をオン状態とすることにより、第１のスイッチ手段
25、第２のスイッチ手段21及び第２の配線22を介して論
理セル13の出力端の論理状態を読出すことができる。即
ち、従来例と同様の動作で、従来例と同様に試験を行う
ことができる。
また、第１のスイッチ手段25をオフ状態にし、第２の
スイッチ手段21をオン状態にすることにより、第２の配
線22、第２のスイッチ手段21及び論理回路用の配線15を
介して所望の論理セル13の入力端に所望の論理信号を供
給し、かかる論理セル13の入力端を所望の論理状態に設
定することができ、その後、前述のように、第１及び第
２のスイッチ手段25及び21をオン状態にすることによっ
て、第１のスイッチ手段25、第２のスイッチ手段21及び
第２の配線22を介して論理セル13の出力端の論理状態を
読出すことができる。即ち、この場合には、従来例に比
較して、容易に論理回路の状態設定を行い、かかる論理
回路の試験を行うことができる。
第２の発明の作用 かかる第２の発明においては、第２のスイッチ手段45
をオン状態とすることにより、内蔵させている試験回路
中、論理セルアレイの部分を等価的に従来例と同様の回
路構成とすることができるので、更に第１のスイッチ手
段44をオン状態とすることにより、第１のスイッチ手段
44及び第２の配線42を介して論理セル13の出力端の論理
状態を読出すことができる。即ち、従来例と同様の動作
で、従来例と同様の試験を行うことができる。
また、第２のスイッチ手段45をオフ状態にすることに
より、第２のスイッチ手段45の出力側及び論理回路用の
配線15を介して所望の論理セル13の入力端に所望の論理
信号を供給し、かかる論理セル13の入力端を一方の論理
レベルに設定することができ、その後、前述のように第
１のスイッチ手段44をオン状態にすることによって、第
１のスイッチ手段44及び第２の配線42を介して論理セル
13の出力端の論理状態を読出すことができる。即ち、こ
の場合には、従来例に比較して、容易に論理回路の状態
設定を行い、かかる論理回路の試験を行うことができ
る。
第３の発明の作用 かかる第３の発明においては、第２のスイッチ手段45
をオン状態とすることにより、内蔵させている試験回路
中、論理セルアレイの部分を等価的に従来例と同様の回
路構成とすることができるので、更に第１のスイッチ手
段44をオン状態にすることにより、第１のスイッチ手段
44及び第２の配線42を介して論理セル13の出力端の論理
状態を読出すことができる。即ち、従来例と同様の動作
で、従来例と同様の試験を行うことができる。
また、第２のスイッチ手段45をオフ状態にすることに
より、第２のスイッチ手段45の出力側及び論理回路用の
配線15を介して所望の論理セル13の入力端に所望の論理
信号を供給し、かかる論理セル13の入力端を所望の論理
状態に設定することができ、その後、前述のように第１
のスイッチ手段44をオン状態にすることによって、第１
のスイッチ手段44及び第２の配線42を介して論理セル13
の出力側の論理状態を読出すことができる。即ち、この
場合には、従来例に比較して、容易に論理回路の状態設
定を行い、かかる論理回路の試験を行うことができる。
［実施例］ 以下、第１図ないし第14図を参照して、本発明の各種
実施例につき説明するが、本発明は、これら実施例に限
定されるものではない。
第１実施例（第１の発明の一実施例） （１）構成 第１図は本発明の第１実施例の要部を示す回路図であ
って、12は半導体集積回路チップ本体、13は論理セル、
14は論理回路用の入出力バッファ、15は論理回路用の配
線である。なお、論理回路用の配線15は、後述する試験
回路用の配線と区別するため、特に破線で示している。
以下の図面においても、同様である。
本実施例の半導体集積回路装置は、試験信号用の入力
バッファ16、試験回路用の制御回路17、行選択カウンタ
18、行選択デコーダ19、行選択線20、ｎチャネルMOSト
ランジスタ（以下、nMOSという）21、列読出し・書込み
線22、シフトレジスタ23、出力データ用のバッファ24、
nMOS25、制御線26、制御線選択回路27からなる試験回路
を内蔵している。
ここに、試験回路用の制御回路17は、行選択カウンタ
18に対するクロック信号、クリア信号、ロード信号、ロ
ードデータ信号、イネーブル信号の供給、シフトレジス
タ23に対するクロック信号、入力データ信号の供給、制
御線選択回路27に対するクロック信号、制御線選択デー
タ信号の供給を行い、試験回路全体の制御を行うもので
ある。なお、入力バッファ16にはクロック信号、モード
（通常モード、試験モード）選択信号、入力データ信号
等が供給される。
行選択カウンタ18及び行選択デコーダ19は行選択回路
を構成するものであり、例えば、第２図に示すように構
成される。ここに、行選択カウンタ18は、クリア信号に
よってクリアした後、クロック信号をカウントし、順
次、アドレス信号A0、A1、A2を出力するように構成され
る。また、ロード信号を入力し、初期値設定可能状態に
した後、ロードデータ信号D0、D1、D2を入力する場合に
は、特定のアドレスを選択できるようにも構成される。
また、行選択デコーダ19は、ナンド回路列28及びインバ
ータ列29から構成され、行選択カウンタ18から供給され
るアドレス信号A0、A1、A2をデコードして、行選択線20
の選択を行うことができるように構成される。この行選
択デコーダ19は、イネーブル機能を持ち、通常モードの
場合は、行選択線20をすべて選択しないようにも構成さ
れる。
シフトレジスタ23及び制御線選択回路27は、例えば第
３図に示すように構成される。ここに、シフトレジスタ
23は、セレクタ30、Ｄフリップフロップ31、スリーステ
イトバッファ32を設け、列読出し・書込み線22を介して
行う論理セル13の出力の読出し（論理セル13の出力端の
論理状態の読出し）及び列読出し・書込み線22を介して
行う論理セル13に対する入力データの供給（論理セル13
の入力端の論理状態の設定）を行うことができるように
構成されている。なお、セレクタ30は列読出し・書込み
線22を介して読出した論理セル13の出力をＤフリップフ
ロップ31のＤ入力端子に供給するか、試験回路用の制御
回路17を介して供給される入力データをＤフリップフロ
ップ31のＤ入力端子に供給するか、を選択するものであ
り、制御線選択回路27によって制御される。また、スリ
ーステイトバッファ32は入力データの書込み時はオン状
態、論理セル13の出力の読出し時はオフ状態とされるも
のであって、このスリーステイトバッファ32も制御線選
択回路27によって制御される。
ここに、制御線選択回路27は、試験回路用の制御回路
17から供給される制御線選択信号に基づいて、シフトレ
ジスタ23を制御するとともに、制御線26の選択を通して
nMOS25のオン、オフ制御を行うものであって、Ｄフリッ
プフロップ33を縦列接続してなるシフトレジスタから構
成されており、各Ｄフリップフロップ33のＱ出力端子を
セレクタ30の制御端子、スリーステイトバッファ32の制
御端子及び制御線26に接続している。
また、このシフトレジスタ23の代わりに、第４図に示
すようなデータ圧縮回路34と組み合わせたシフトレジス
タ35を使用することもできる。なお、第４図において、
36は圧縮回路用の排他的論理和回路、37は同じくＤフリ
ップフロップである。
（２）動作 この第１実施例の半導体集積回路装置においては、
従来例と同様の試験及び所望の論理セルに所望のデー
タを供給した上での試験の両者を行うことができる。以
下、これらにつき項を分けて説明する。
従来例と同様の試験を行う場合 この場合には、まず、nMOS25をすべてオン状態とす
る。このようにすると、試験回路中、論理セルアレイの
部分は、等価的に第18図従来例と同一の回路構成とな
る。したがって、次に、論理回路用の入出力バッファ14
を介して所定のテストパターン信号を入力するととも
に、行選択線20を順次、選択して、各行のnMOS21を順
次、オン状態とすることにより、論理セル13の出力端の
論理状態を各行ごとに、シフトレジスタ23及び出力バッ
ファ24を介して読出すことができる。
所望の論理セルに所望のデータを供給して試験を行う
場合 この場合につき、第５図、第６図、第７図を参照して
説明する。
第５図例において、論理セル13aの後段に接続されて
いる論理セル（特に図示せず）に所望のデータ（論理信
号）を供給する場合には、まず、各論理セル13a、13b・
・・の出力が確定した状態で、制御線26aをローレベル
“L"（以下、単に“L"という）にしてnMOS25aをオフ状
態にし、論理セル13aの出力端13aoutと論理回路用の配
線15aとを電気的に切断する。次に、行選択線20aをハイ
レベル“H"（以下、単に“H"という）にし、nMOS21aを
オン状態とするとともに、列読出し・書込み線22aを出
力状態から入力状態に切り換える。次に、列読出し・書
込み線22a、nMOS21a及び論理回路用の配線15aを介して
論理セル13の後段に接続されている論理セルの入力端に
所望のデータを供給する。次に、行選択線20aを非選択
にしてnMOS21aをオフ状態にする。この場合、論理回路
用の配線15aは電流経路を失う一方、配線15aには寄生容
量C15aがあため、供給されたデータは、ある一定時間
（その論理セルを試験するためには充分な時間）は保持
される。このようにして、論理セル13の後段に接続され
ている論理セルの入力端を所望の論理状態に設定するこ
とができる。
以下、同様にして他の論理セル13b、13c、13d・・・
についても、それぞれその後段に接続されている論理セ
ルの入力端に所望のデータを供給し、かかる入力端を所
望の論理状態に設定することができる。したがって、そ
の後、読出し動作を行うことによって、論理回路の試験
を行うことができる。
なお、第６図はアダー回路を示す回路図であり、この
アダー回路はNAND回路131〜139によって構成されてい
る。第７図はこのアダー回路に第１実施例に適用した場
合の要部を示す回路図である。なお、C15は論理回路用
の配線15の寄生容量である。
かかる場合において、例えば、論理セル134に注目し
て、この論理セル134の一方及び他方の入力端を所望の
論理状態に設定する場合には、論理セル133と132の出力
をカットして、それぞれデータを供給すれば良い。
（３）効果 以上のように、第１実施例によれば、所望の論理セル
13の入力端を容易に所望の論理状態に設定することがで
きるので、論理検証、故障検出・解析等の容易化を図る
ことができる。
第２実施例（第１の発明の他の実施例） 第８図は本発明の第２実施例の要部を示す回路図であ
って、この第２実施例は、nMOS25を論理セル13の内部に
作り込み、即ち、nMOS25を論理セル13の回路部13Xを出
力端と論理セル13の出力端13OUTとの間に作り込み、そ
の他については、第１実施例と同様に構成したものであ
る。この場合、このnMOS25は論理セル13の出力端13OUT
を非フローティング状態又はフローティング状態に切り
換える手段として機能する。
なお、論理セル13の出力端13OUTを非フローティング
状態又はフローティング状態に切り換える手段として
は、第９図Ａに示すように、論理セル13の回路部13Xの
出力端と論理セル13の出力端13OUTとの間にアナログス
イッチ38を作り込む方法や、例えば、論理セル13がNAND
回路の場合、第９図Ｂに示すように、本来のNAND回路に
pMOS39及びnMOS40を追加する方法がある。
かかる第２実施例においても、第１実施例と同様の効
果を得ることができる。
第３実施例（第２の発明の一実施例） 第10図は本発明の第３実施例の要部を示す回路図であ
る。
この第３実施例においては、論理セル13の各行ごとに
行選択線20及び制御線41が設けられるとともに、各列ご
とに列読出し線42及び制御線43が設けられる。また、論
理セル13の出力端ごとにnMOS44、45、46、アンド回路47
及びインバータ48が設けられ、第10図に示すように接続
される。
かかる第３実施例においては、制御線41及び43がとも
に“H"のとき、nMOS45をオフ状態、ノードａを“H"に
し、この“H"を後段の論理セル13に供給することができ
る。
即ち、この例では、nMOS46、アンド回路47及びインバ
ータ48は、nMOS45のオン・オフを制御すると共に、nMOS
45をオフとする場合には、ノードａを“H"に設定する論
理値設定回路を構成する。
ここに、第11図は制御線41の論理状態と、制御線43の
論理状態と、ノードａの論理状態との関係を示す図であ
る。なお、制御線41と43の交差線の右上が対応するノー
ドａの論理状態を示している。なお、この第11図におい
て、「Ｒ」は書込みをしない状態であって、論理セル13
の出力がノードａに与えられている状態を意味する。ま
た、黒マルはその交差部分のノードａが“H"であること
を意味している。
このように、この第３実施例においては、各ノードａ
につき“H"を設定することができる。なお、“L"のみを
設定するように構成することもできる。即ち、制御線を
このように２本設ける方法においては、ノードａに対し
ては“H"又は“L"のいずれにしか設定することができな
い。
第４実施例（第３の発明の一実施例） 第12図は本発明の第４実施例の要部を示す回路図であ
る。
この第４実施例においては、論理セル13の各行ごとに
行選択線20及び制御線41が設けられるとともに、各行ご
とに列読出し線42及び制御線43、49が設けられる。ま
た、論理セル13の出力端ごとにnMOS44、45、46、アンド
回路47及びインバータ48が設けられ、第12図に示すよう
に接続される。
ここに、第13図は制御線49を“L"にした場合における
制御線41の論理状態と、制御線43の論理状態と、ノード
ａの論理状態との関係を示す図である。また、第14図は
制御線41の論理状態と、制御線43の論理状態と、制御線
49の論理状態と、ノードａの論理状態との関係を示す図
である。なお、これら第13図及び第14図において、
「Ｒ」は書込みをしない状態であって、論理セル13の出
力がノードａに与えられている状態を意味する。また、
黒マルはその交差部分のノードａが“H"であることを意
味している。
かかる第４実施例においては、各ノードａにつき“H"
又は“L"のいずれも設定することができる。
即ち、この例では、nMOS46、アンド回路47及びインバ
ータ48は、nMOS45をオフとする場合には、ノードａを
“H"又は“L"に設定する論理値設定回路を構成する。
その他 本発明は、基本セルが規則的に配列されているゲート
アレイに適しているが、スタンダードセル方式の半導体
集積回路装置にも適用できることは言うまでもない。ゲ
ートアレイとしては、例えば、特開昭54−93375号公報
に記載されている配線チャネルを有するゲートアレイ
（第15図参照）のほか、特開昭63−306639号公報に記載
されているようなチャネル・レス型のゲートアレイにも
適用できる。なお、第15図において、50はゲートアレイ
・チップ本体、51は基本セル、52は基本セル列、53はI/
Oセル、54はパッドである。また、第16図及び第17図は
それぞれ基本セル51の回路図及び平面図である、第16図
において、55及び56はpMOSトランジスタ、57及び58はnM
OSトランジスタである。また、第17図において、59、60
及び61はp+拡散層、62、63及び64はn+拡散層、65及び66
はゲート電極である。
［発明の効果］ 以上のように、本発明によれば、即ち、第１の発明な
いし第３の発明のいずれによっても、所望の論理セルの
入力端子を容易に所望の論理状態に設定し、即ち、論理
回路の状態設定を容易に行い、論理検証、故障検出・解
析等の容易化を図ることができる。
【図面の簡単な説明】
第１図は本発明の第１実施例（第１の発明の一実施例）
の要部を示す回路図、 第２図は行選択カウンタ及び行選択デコーダの一例を示
す回路図、 第３図はシフトレジスタ及び制御線選択回路の一例を示
す回路図、 第４図はシフトレジスタの他の例を示す回路図、 第５図は本発明の第１実施例の動作を説明するための回
路図、 第６図はアダー回路を示す回路図、 第７図は第６図例のアダー回路に第１実施例を適用した
場合の要部を示す回路図、 第８図は本発明の第２実施例（第１の発明の他の実施
例）の要部を示す回路図、 第９図は論理セルの出力端を非フローティング状態又は
フローティング状態に切り換える手段を示す回路図、 第10図は本発明の第３実施例（第２の発明の一実施例）
の要部を示す回路図、 第11図は本発明の第３実施例の動作を説明するための
図、 第12図は本発明の第４実施例（第３の発明の一実施例）
の要部を示す回路図、、 第13図は本発明の第４実施例の動作を説明するための
図、 第14図は本発明の第４実施例の動作を説明するための
図、 第15図は本発明を適用することができるゲートアレイの
一例を示す平面図、 第16図は第15図例のゲートアレイを構成する基本セルを
示す回路図、 第17図は第15図例のゲートアレイを構成する基本セルを
示す平面図、 第18図は従来の半導体集積回路装置の要部を示す回路図
である。 13……論理セル 20……行選択線 22……列読出し・書込み線

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】論理セルアレイを設け、該論理セルアレイ
    を構成する論理セル（13）を論理回路用の配線（15）で
    接続することにより、一定の論理回路を形成してなる半
    導体集積回路装置であって、 前記論理セルアレイの行方向に並ぶ論理セル（13）に沿
    って設けられた試験用の第１の配線（20）と、 前記論理セルアレイの列方向に並ぶ論理セル（13）に沿
    って設けられた試験用の第２の配線（22）と、 前記論理回路用の配線（15）を介して接続されるべき前
    後の論理セル（13）と後段の論理セル（13）との間に接
    続された第１のスイッチ手段（25）と、 該第１のスイッチ手段（25）の後段側の端子と前記第２
    の配線（22）との間に接続され、前記第１の配線（20）
    を介して、そのオン・オフが制御される第２のスイッチ
    手段（21）とを 具備してなることを特徴とする半導体集積回路装置。
  2. 【請求項２】論理セルアレイを設け、該論理セルアレイ
    を構成する論理セル（13）を論理回路用の配線（15）で
    接続することにより、一定の論理回路を形成してなる半
    導体集積回路装置であって、 前記論理セルアレイの行方向に並ぶ論理セル（13）に沿
    って設けられた試験用の第１の配線（20）と、 前記論理セルアレイの列方向に並ぶ論理セル（13）に沿
    って設けられた試験用の第２の配線（42）と、 前記論理セル（13）の出力側と前記第２の配線（42）と
    の間に接続され、前記第１の配線（20）を介して、その
    オン・オフが制御される第１のスイッチ手段（44）と、 前記論理回路用の配線（15）を介して接続されるべき前
    段の論理セル（13）と後段の論理セル（13）との間に接
    続された第２のスイッチ手段（45）と、 前記論理セルアレイの行方向に並ぶ論理セル（13）に沿
    って設けられた試験用の第３の配線（41）と、 前記論理セルアレイの列方向に並ぶ論理セル（13）に沿
    って設けられた試験用の第４の配線（43）と、 前記第３、第４の配線（41、43）の論理値を入力し、前
    記第２のスイッチ手段（45）のオン・オフを制御すると
    共に、前記第２のスイッチ手段（45）をオフとする場合
    には、前記第２のスイッチ手段（45）の出力側の論理値
    を一方の論理レベルに設定する論理値設定回路（46、4
    7、48）とを 具備してなることを特徴とする半導体集積回路装置。
  3. 【請求項３】論理セルアレイを設け、該論理セルアレイ
    を構成する論理セル（13）を論理回路用の配線（15）で
    接続することにより、一定の論理回路を形成してなる半
    導体集積回路装置であって、 前記論理セルアレイの行方向に並ぶ論理セル（13）に沿
    って設けられた試験用の第１の配線（20）と、 前記論理セルアレイの列方向に並ぶ論理セル（13）に沿
    って設けられた試験用の第２の配線（42）と、 前記論理セル（13）の出力側と前記第２の配線（42）と
    の間に接続され、前記第１の配線（20）を介して、その
    オン・オフが制御される第１のスイッチ手段（44）と、 前記論理回路用の配線（15）を介して接続されるべき前
    段の論理セル（13）と後段の論理セル（13）との間に接
    続された第２のスイッチ手段（45）と、 前記論理セルアレイの行方向に並ぶ論理セル（13）に沿
    って設けられた試験用の第３の配線（41）と、 前記論理セルアレイの列方向に並ぶ論理セル（13）に沿
    って設けられた試験用の第４の配線（43）と、 前記論理セルアレイの列方向に並ぶ論理セル（13）に沿
    って設けられ、前記第２のスイッチ手段（45）のオン・
    オフを制御するための試験用の第５の配線（49）と、 前記第３、第４、第５の配線（41、43、49）の論理値を
    入力し、前記第２のスイッチ手段（45）をオフとする場
    合には、前記第２のスイッチ手段（45）の出力側の論理
    値を前記第３、第４の配線（41、43）により決定される
    論理値に設定する論理値設定回路（46、47、48）とを 具備してなることを特徴とする半導体集積回路装置。
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