JPH077079A - 半導体集積回路及び半導体集積回路の試験方法 - Google Patents
半導体集積回路及び半導体集積回路の試験方法Info
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- JPH077079A JPH077079A JP14923993A JP14923993A JPH077079A JP H077079 A JPH077079 A JP H077079A JP 14923993 A JP14923993 A JP 14923993A JP 14923993 A JP14923993 A JP 14923993A JP H077079 A JPH077079 A JP H077079A
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Abstract
(57)【要約】
【目的】 本発明は、外部ピンにつながらない内部の複
数のゲート素子の任意のものの信号を簡単に検出できる
構造をもつ半導体集積回路を提供することを目的として
いる。 【構成】 マトリクス状に配置された複数のゲートと、
該ゲート間を接続して論理回路を形成する配線手段と、
行方向に並ぶゲートに沿って設けられた複数の行選択線
と、列方向に並ぶゲートに沿って設けられ、各ゲートの
出力端に接続される複数の列読出線と、該行選択線を選
択し所望の行のゲートを選択する行選択手段と、該列読
出線を介して前記論理回路内の所望のゲートの出力を選
択的に読出す出力手段とを備えている。
数のゲート素子の任意のものの信号を簡単に検出できる
構造をもつ半導体集積回路を提供することを目的として
いる。 【構成】 マトリクス状に配置された複数のゲートと、
該ゲート間を接続して論理回路を形成する配線手段と、
行方向に並ぶゲートに沿って設けられた複数の行選択線
と、列方向に並ぶゲートに沿って設けられ、各ゲートの
出力端に接続される複数の列読出線と、該行選択線を選
択し所望の行のゲートを選択する行選択手段と、該列読
出線を介して前記論理回路内の所望のゲートの出力を選
択的に読出す出力手段とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、ゲートアレイのように
周期的構造を有する半導体集積回路に関し、外部ピンに
つながらない内部ゲートの動作状態も試験できるように
するものである。
周期的構造を有する半導体集積回路に関し、外部ピンに
つながらない内部ゲートの動作状態も試験できるように
するものである。
【０００２】
【従来の技術】大規模半導体集積回路（ＬＳＩ）におい
て、外部ピンに直接接続されていない内部ゲートの動作
状態を観察することは難しく、集積度が上がるにつれて
外部ピンに接続されない内部ゲートが増えてくるから試
験は益々困難になる。
て、外部ピンに直接接続されていない内部ゲートの動作
状態を観察することは難しく、集積度が上がるにつれて
外部ピンに接続されない内部ゲートが増えてくるから試
験は益々困難になる。
【０００３】ＬＳＳＤ（Level Sensitive Scan Design
）法はスキャン論理で内部ゲートの動作状態を観察し
ようとするもので、チップ内のフリップフロップを順に
接続してシフトレジスタを構成可能とし、このシフトレ
ジスタに外部からデータを与えて各フリップフロップに
所望の１，０状態をとらせ（これが入力データにな
る）、かゝる状態でシフトレジスタを解いて各フリップ
フロップをそれぞれ本来の回路へ復帰させ、集積回路を
動作させ、各フリップフロップにそのときの状態をとら
せ（これが出力データになる）、再びシフトレジスタを
構成させ、シフト動作で各フリップフロップの状態つま
り内部状態を外部へ取り出す。
）法はスキャン論理で内部ゲートの動作状態を観察し
ようとするもので、チップ内のフリップフロップを順に
接続してシフトレジスタを構成可能とし、このシフトレ
ジスタに外部からデータを与えて各フリップフロップに
所望の１，０状態をとらせ（これが入力データにな
る）、かゝる状態でシフトレジスタを解いて各フリップ
フロップをそれぞれ本来の回路へ復帰させ、集積回路を
動作させ、各フリップフロップにそのときの状態をとら
せ（これが出力データになる）、再びシフトレジスタを
構成させ、シフト動作で各フリップフロップの状態つま
り内部状態を外部へ取り出す。
【０００４】
【発明が解決しようとする課題】しかしながらかゝるＬ
ＳＳＤ法には次の欠点がある。 (1)論理設計段階で本来必要な論理機能と関係のないス
キャン用（試験用）の回路を組み込まねばならず、論理
設計の負担を増大させる。 (2)各フリップフロップ（ＦＦ）に、Ｊ−Ｋ型、Ｄ型な
どの回路構成の他に、シフトレジスタを構成させるべく
データのスキャンイン、スキャンアウトを行うゲートを
追加するため、構造が複雑になる。 (3)本来の信号ラインの他にスキャンルート構成用の信
号線が必要になる。このため品種毎に行う配線数が増
え、計算機の負担が増大する。 (4)観察の単位がフリップフロップであり、ゲート単位
での観察ができない。 (5)試験はテストパターンで行うので、製品としてのチ
ップ内部ゲートの動作状態の観察ができない。本発明は
上述した各点を改善しようとするものである。
ＳＳＤ法には次の欠点がある。 (1)論理設計段階で本来必要な論理機能と関係のないス
キャン用（試験用）の回路を組み込まねばならず、論理
設計の負担を増大させる。 (2)各フリップフロップ（ＦＦ）に、Ｊ−Ｋ型、Ｄ型な
どの回路構成の他に、シフトレジスタを構成させるべく
データのスキャンイン、スキャンアウトを行うゲートを
追加するため、構造が複雑になる。 (3)本来の信号ラインの他にスキャンルート構成用の信
号線が必要になる。このため品種毎に行う配線数が増
え、計算機の負担が増大する。 (4)観察の単位がフリップフロップであり、ゲート単位
での観察ができない。 (5)試験はテストパターンで行うので、製品としてのチ
ップ内部ゲートの動作状態の観察ができない。本発明は
上述した各点を改善しようとするものである。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、マトリクス状に配置された複数のゲートと、該ゲー
ト間を接続して論理回路を形成する配線手段と、行方向
に並ぶゲートに沿って設けられた複数の行選択線と、列
方向に並ぶゲートに沿って設けられ、各ゲートの出力端
に接続される複数の列読出線と、該行選択線を選択し所
望の行のゲートを選択する行選択手段と、該列読出線を
介して前記論理回路内の所望のゲートの出力を選択的に
読み出す出力手段とを有することを特徴とするものであ
る。
は、マトリクス状に配置された複数のゲートと、該ゲー
ト間を接続して論理回路を形成する配線手段と、行方向
に並ぶゲートに沿って設けられた複数の行選択線と、列
方向に並ぶゲートに沿って設けられ、各ゲートの出力端
に接続される複数の列読出線と、該行選択線を選択し所
望の行のゲートを選択する行選択手段と、該列読出線を
介して前記論理回路内の所望のゲートの出力を選択的に
読み出す出力手段とを有することを特徴とするものであ
る。
【０００６】
【作用】ＬＳＩには周期的構造を有するものがあり、ゲ
ートアレイはその代表的なものである。ゲートアレイは
予め半導体基板に多数の半完成状態のゲートセルをマト
リクス状に分離形成しておき、ユーザーからのオーダー
に応じて適宜配線して完成品とするものである。各ゲー
トセルは縦、横に整然と配列されているから、試験用の
スイッチ素子、行選択線、列読出線、列読出線のデータ
を外部ピンに取出す出力回路からなる試験回路はメーカ
ー段階で半導体基板にベースパターンとして形成してお
くことができ、ＬＳＩの論理設計には格別考慮する必要
がないので、該設計を複雑にすることはない。また列読
出線からのデータ出力は出力回路により全ての列読出線
に対して共通に行えるのでピン数増加は少ない。以下実
施例を参照しながら構成、作用を詳細に説明する。
ートアレイはその代表的なものである。ゲートアレイは
予め半導体基板に多数の半完成状態のゲートセルをマト
リクス状に分離形成しておき、ユーザーからのオーダー
に応じて適宜配線して完成品とするものである。各ゲー
トセルは縦、横に整然と配列されているから、試験用の
スイッチ素子、行選択線、列読出線、列読出線のデータ
を外部ピンに取出す出力回路からなる試験回路はメーカ
ー段階で半導体基板にベースパターンとして形成してお
くことができ、ＬＳＩの論理設計には格別考慮する必要
がないので、該設計を複雑にすることはない。また列読
出線からのデータ出力は出力回路により全ての列読出線
に対して共通に行えるのでピン数増加は少ない。以下実
施例を参照しながら構成、作用を詳細に説明する。
【０００７】
【実施例】図１は本発明の一実施例を示すブロック図
で、１はゲートアレイ型ＬＳＩチップ、２は該チップ上
にマトリクス状に配列された多数のゲートセルである。
これらのゲートセル相互間の配線はユーザーからのオー
ダーにより行われ、図面では示していない。かゝるゲー
トアレイに対し本発明ではゲートセルアレイの行、列方
向に沿って複数本の行選択線３と複数本の列読出線４
を、電源配線などと共に形成し、更に各行選択線３と各
列読出線４との交差部にスイッチ素子５を設けて任意の
ゲートセル２の出力端を列読出線４に接続できるように
する。そして、行選択線を１本ずつ順次選択できるよう
にチップの適所例えば図示のようにチップ左辺部に行選
択リングカウンタ６を設けると共に、列読出線４を１本
ずつ順次選択できるように出力回路をチップの適所例え
ば図示のようにチップ下辺部に設ける。出力回路は列選
択リングカウンタ７とデータセレクタ（マルチプレク
サ）８で構成し、この列選択リングカウンタ７の出力で
データセレクタ８を制御して任意の１本の列読出線４が
モニタ出力端子１１に接続されるようにする。従ってこ
のチップ１に必要な外部ピンは、行選択リングカウンタ
６に対する行選択クロック用のピン９と、列選択リング
カウンタ７に対する列選択クロック用のピン１０、それ
にモニタ出力端子１１だけでよく、ＬＳＩとして外部端
子ピンをそれ程増加させることがない。なお、スイッチ
素子５は非試験時には全てオフ状態であるのが好まし
く、このようにすると試験回路はチップ内論理回路から
切り離され、該論理回路の動作に悪影響を与えることが
ない。このためには行、列選択リングカウンタ６，７を
非試験時にリセットする必要があり、そのためのリセッ
ト信号を外部から入力すればそのピンも必要になる。し
かし、このリセット信号は両クロックを共にＨ（ハ
イ）、あるいは共にＬ（ロー）に固定し、これを内部的
に検出して発生することもできるので、この場合には専
用のピンは不要である。
で、１はゲートアレイ型ＬＳＩチップ、２は該チップ上
にマトリクス状に配列された多数のゲートセルである。
これらのゲートセル相互間の配線はユーザーからのオー
ダーにより行われ、図面では示していない。かゝるゲー
トアレイに対し本発明ではゲートセルアレイの行、列方
向に沿って複数本の行選択線３と複数本の列読出線４
を、電源配線などと共に形成し、更に各行選択線３と各
列読出線４との交差部にスイッチ素子５を設けて任意の
ゲートセル２の出力端を列読出線４に接続できるように
する。そして、行選択線を１本ずつ順次選択できるよう
にチップの適所例えば図示のようにチップ左辺部に行選
択リングカウンタ６を設けると共に、列読出線４を１本
ずつ順次選択できるように出力回路をチップの適所例え
ば図示のようにチップ下辺部に設ける。出力回路は列選
択リングカウンタ７とデータセレクタ（マルチプレク
サ）８で構成し、この列選択リングカウンタ７の出力で
データセレクタ８を制御して任意の１本の列読出線４が
モニタ出力端子１１に接続されるようにする。従ってこ
のチップ１に必要な外部ピンは、行選択リングカウンタ
６に対する行選択クロック用のピン９と、列選択リング
カウンタ７に対する列選択クロック用のピン１０、それ
にモニタ出力端子１１だけでよく、ＬＳＩとして外部端
子ピンをそれ程増加させることがない。なお、スイッチ
素子５は非試験時には全てオフ状態であるのが好まし
く、このようにすると試験回路はチップ内論理回路から
切り離され、該論理回路の動作に悪影響を与えることが
ない。このためには行、列選択リングカウンタ６，７を
非試験時にリセットする必要があり、そのためのリセッ
ト信号を外部から入力すればそのピンも必要になる。し
かし、このリセット信号は両クロックを共にＨ（ハ
イ）、あるいは共にＬ（ロー）に固定し、これを内部的
に検出して発生することもできるので、この場合には専
用のピンは不要である。
【０００８】チップ内ゲートの出力を外部へ取り出す操
作を説明するに、行選択リングカウンタ６に行選択クロ
ックを入力すると、該クロックを入力する毎に行選択リ
ングカウンタ６の１出力位置がシフトし、これによって
行選択線３が同時には１つのみ順次選択される。１本の
行選択線３が選択されるとそれに接続された全てのスイ
ッチ素子５がオンになってその行方向のゲートセル２の
出力と同時に全ての列読出線４上に与える。データセレ
クタ８はこのうちの１本の列読出線４をモニタ出力端子
１１へ接続する。どの列読出線４をモニタ出力端へ接続
する（選択する）かは列選択リングカウンタ７の出力に
よる。従って例えば行選択リングカウンタ６の出力状態
を固定して列選択リングカウンタ７の出力状態を一巡さ
せれば１本の行選択線３に沿って配列されたゲートセル
２の全部からのデータを読み出すことができ、逆に列選
択リングカウンタ７の出力状態を固定して行選択リング
カウンタ６の出力状態を一巡させれば、１本の列読出線
４に沿って配列されたゲートセル２の全部からのデータ
を読み出すことができる。勿論、両カウンタの値を固定
しておけば交点のゲートセル２からのデータだけを本来
の論理回路の時系列に沿って読み出すことができ、また
他の方法も種々考えられる。
作を説明するに、行選択リングカウンタ６に行選択クロ
ックを入力すると、該クロックを入力する毎に行選択リ
ングカウンタ６の１出力位置がシフトし、これによって
行選択線３が同時には１つのみ順次選択される。１本の
行選択線３が選択されるとそれに接続された全てのスイ
ッチ素子５がオンになってその行方向のゲートセル２の
出力と同時に全ての列読出線４上に与える。データセレ
クタ８はこのうちの１本の列読出線４をモニタ出力端子
１１へ接続する。どの列読出線４をモニタ出力端へ接続
する（選択する）かは列選択リングカウンタ７の出力に
よる。従って例えば行選択リングカウンタ６の出力状態
を固定して列選択リングカウンタ７の出力状態を一巡さ
せれば１本の行選択線３に沿って配列されたゲートセル
２の全部からのデータを読み出すことができ、逆に列選
択リングカウンタ７の出力状態を固定して行選択リング
カウンタ６の出力状態を一巡させれば、１本の列読出線
４に沿って配列されたゲートセル２の全部からのデータ
を読み出すことができる。勿論、両カウンタの値を固定
しておけば交点のゲートセル２からのデータだけを本来
の論理回路の時系列に沿って読み出すことができ、また
他の方法も種々考えられる。
【０００９】図２〜図４は具体例で、図２（ａ）はバイ
ポーラ型ＬＳＩへの適用例である。スイッチ素子５はｎ
ｐｎトランジスタＴとベース抵抗Ｒの２素子からなる
が、実際には同図（ｂ）に示すように抵抗Ｒはトランジ
スタＴのベース拡散領域Ｂを延長するだけで形成される
ので、パターン的には１素子である。この（ｂ）図でＥ
はエミッタ領域、Ｂはベース領域、Ｃはコレクタ領域で
ある。行選択リングカウンタ６の出力段は各行選択線毎
に抵抗Ｒ1 、トランジスタＴ1 、ダイオードＤ1、トラ
ンジスタＴ2 の直列回路からなり（ＴＴＬの出力段）、
トランジスタＴ1がオンすれば選択（１出力）、トラン
ジスタＴ2 がオンすれば非選択（０出力）となる。デー
タセレクタ８は各列読出線毎にトランジスタＴ3 等を備
え、その１つが列選択リングカウンタ７（図示せず）の
出力で動作可能になる。
ポーラ型ＬＳＩへの適用例である。スイッチ素子５はｎ
ｐｎトランジスタＴとベース抵抗Ｒの２素子からなる
が、実際には同図（ｂ）に示すように抵抗Ｒはトランジ
スタＴのベース拡散領域Ｂを延長するだけで形成される
ので、パターン的には１素子である。この（ｂ）図でＥ
はエミッタ領域、Ｂはベース領域、Ｃはコレクタ領域で
ある。行選択リングカウンタ６の出力段は各行選択線毎
に抵抗Ｒ1 、トランジスタＴ1 、ダイオードＤ1、トラ
ンジスタＴ2 の直列回路からなり（ＴＴＬの出力段）、
トランジスタＴ1がオンすれば選択（１出力）、トラン
ジスタＴ2 がオンすれば非選択（０出力）となる。デー
タセレクタ８は各列読出線毎にトランジスタＴ3 等を備
え、その１つが列選択リングカウンタ７（図示せず）の
出力で動作可能になる。
【００１０】図３はこの部分を詳細に示す回路図で、全
てのトランジスタＴ3 のコレクタは共通のデータ線１２
を介して出力バッファ１３の入力端に接続される。各ト
ランジスタＴ3 のベースと列選択リングカウンタ７の出
力端子１４との間には、スイッチ素子５のトランジスタ
Ｔ及びトランジスタＴ3 と共にアンドゲートを構成する
トランジスタＴ4 が接続され、出力端子１４がＬ（非選
択）のときにはトランジスタＴ4 がオンになってトラン
ジスタＴ3 を強制的にオフにする。これに対し出力端子
１４がＨ（選択）になるとトランジスタＴ4 はオフし、
トランジスタＴ 3 は選択されたスイッチ素子５のトラン
ジスタＴを通してゲートセル２の出力データの１，０に
応じてオン、オフする。即ちゲートセル２の出力がＨな
らＴ3 はオン、Ｌならオフであり、データ線１２は前者
のときＬ、後者のときＨである。出力バッファ１３はこ
のデータ線１２上のＨ，Ｌレベルに応じて出力レベルを
Ｌ，Ｈにし、これをモニタ出力とする。
てのトランジスタＴ3 のコレクタは共通のデータ線１２
を介して出力バッファ１３の入力端に接続される。各ト
ランジスタＴ3 のベースと列選択リングカウンタ７の出
力端子１４との間には、スイッチ素子５のトランジスタ
Ｔ及びトランジスタＴ3 と共にアンドゲートを構成する
トランジスタＴ4 が接続され、出力端子１４がＬ（非選
択）のときにはトランジスタＴ4 がオンになってトラン
ジスタＴ3 を強制的にオフにする。これに対し出力端子
１４がＨ（選択）になるとトランジスタＴ4 はオフし、
トランジスタＴ 3 は選択されたスイッチ素子５のトラン
ジスタＴを通してゲートセル２の出力データの１，０に
応じてオン、オフする。即ちゲートセル２の出力がＨな
らＴ3 はオン、Ｌならオフであり、データ線１２は前者
のときＬ、後者のときＨである。出力バッファ１３はこ
のデータ線１２上のＨ，Ｌレベルに応じて出力レベルを
Ｌ，Ｈにし、これをモニタ出力とする。
【００１１】図４はＭＯＳ型のＬＳＩに適用した例を示
す。この場合のスイッチ素子５は１素子のＭＯＳトラン
ジスタＱだけで構成でき、また行選択リングカウンタ６
の出力段はＭＯＳトランジスタＱ1 ，Ｑ2 によるＣＭＯ
Ｓインバータでよい。
す。この場合のスイッチ素子５は１素子のＭＯＳトラン
ジスタＱだけで構成でき、また行選択リングカウンタ６
の出力段はＭＯＳトランジスタＱ1 ，Ｑ2 によるＣＭＯ
Ｓインバータでよい。
【００１２】図５は行選択または列選択に使用されるリ
ングカウンタの具体例で、（ａ）は複数段（本例では４
段）のＤ型ＦＦ２１〜２４をシリーズに接続し、各段の
Ｑ出力で行または列の選択を行う。最終段２４のＱ出力
はオアゲート２６を介して初段２１のＤ入力に帰還し、
全段のＱ出力のアンドをゲート２５でとり、オアゲート
２６を介してこれも初段２１のＤ入力へ帰還し、各段を
共通のクロックで駆動する。本発明で使用するリングカ
ウンタはオール０の出力状態が必要であり（通常のリン
グカウンタは１つのみ１で残りが０）、これはクリア端
子ＣＲに共通にクリア信号（前述のリセット信号）を入
力することにより得られる。このときＦＦ２１〜２４の
−Ｑ出力はオール１であるから、アンドゲート２５は１
を出力し、これをオアゲート２６を介して初段２１のＤ
入力に与えている。この状態でクロックを入力すると初
段２１のＱ出力が１になり、アンドゲート２５の出力は
０になる。このとき次段２２〜最終段２４のＱ出力は０
であるから、リングカウンタの出力状態は１０００とな
り、以後クロックが入る毎に１が右方へシフトして行
く。これを示したのが、（ｃ）の状態遷移図である。ど
の状態でもリセットすればオール０になり、このリセッ
ト状態でクロックが入ればカウントが１０００から開始
され、リセットしない限り１０００，０１００，００１
０，０００１を巡環する。
ングカウンタの具体例で、（ａ）は複数段（本例では４
段）のＤ型ＦＦ２１〜２４をシリーズに接続し、各段の
Ｑ出力で行または列の選択を行う。最終段２４のＱ出力
はオアゲート２６を介して初段２１のＤ入力に帰還し、
全段のＱ出力のアンドをゲート２５でとり、オアゲート
２６を介してこれも初段２１のＤ入力へ帰還し、各段を
共通のクロックで駆動する。本発明で使用するリングカ
ウンタはオール０の出力状態が必要であり（通常のリン
グカウンタは１つのみ１で残りが０）、これはクリア端
子ＣＲに共通にクリア信号（前述のリセット信号）を入
力することにより得られる。このときＦＦ２１〜２４の
−Ｑ出力はオール１であるから、アンドゲート２５は１
を出力し、これをオアゲート２６を介して初段２１のＤ
入力に与えている。この状態でクロックを入力すると初
段２１のＱ出力が１になり、アンドゲート２５の出力は
０になる。このとき次段２２〜最終段２４のＱ出力は０
であるから、リングカウンタの出力状態は１０００とな
り、以後クロックが入る毎に１が右方へシフトして行
く。これを示したのが、（ｃ）の状態遷移図である。ど
の状態でもリセットすればオール０になり、このリセッ
ト状態でクロックが入ればカウントが１０００から開始
され、リセットしない限り１０００，０１００，００１
０，０００１を巡環する。
【００１３】図５（ｂ）はアンドゲート２５の代りに
“１”発生用のＦＦ２７を用いたリングカウンタの他の
構成例である。本例ではプリセット信号によってＦＦ２
１〜２４をオール０にセットし、同時にＦＦ２７に１を
プリセットして、これをオアゲート２６を介してＦＦ２
１のＤ入力に与える。そして、次にクロックが入るとＦ
Ｆ２７のＱ出力はＬ固定のＤ入力によって０にもどり以
後、クロックを続けて入れることにより（ｃ）で示す状
態遷移が行われる。
“１”発生用のＦＦ２７を用いたリングカウンタの他の
構成例である。本例ではプリセット信号によってＦＦ２
１〜２４をオール０にセットし、同時にＦＦ２７に１を
プリセットして、これをオアゲート２６を介してＦＦ２
１のＤ入力に与える。そして、次にクロックが入るとＦ
Ｆ２７のＱ出力はＬ固定のＤ入力によって０にもどり以
後、クロックを続けて入れることにより（ｃ）で示す状
態遷移が行われる。
【００１４】図６は本発明の他の実施例を示すブロック
図である。本例は全てのゲートセルを例えば４ブロック
に領域分割して扱うようにしたものである。このため行
選択リングカウンタは上半分に対するものＣＴＲI と下
半分に対するものＣＴＲIIが用意され、またセレクタＳ
ＥＬ1 〜ＳＥＬ4 と列選択リングカウンタＣＴＲ1 〜Ｃ
ＴＲ4 は各ブロックに対応して設けられる。このように
すると全領域をカバーする行選択のクロック数は図１の
１／２で済み、また列選択のクロック数も１／２で済
む。従って、全ゲートスキャンに要する時間は１／４に
短縮される。代りに外部ピンはモニタ出力用に３本増加
する。３１〜３３は増加したモニタ出力用のピンであ
る。かゝる構成をとると各ブロック毎に１セル、全体と
して４セルの動作を同時に観察できる。
図である。本例は全てのゲートセルを例えば４ブロック
に領域分割して扱うようにしたものである。このため行
選択リングカウンタは上半分に対するものＣＴＲI と下
半分に対するものＣＴＲIIが用意され、またセレクタＳ
ＥＬ1 〜ＳＥＬ4 と列選択リングカウンタＣＴＲ1 〜Ｃ
ＴＲ4 は各ブロックに対応して設けられる。このように
すると全領域をカバーする行選択のクロック数は図１の
１／２で済み、また列選択のクロック数も１／２で済
む。従って、全ゲートスキャンに要する時間は１／４に
短縮される。代りに外部ピンはモニタ出力用に３本増加
する。３１〜３３は増加したモニタ出力用のピンであ
る。かゝる構成をとると各ブロック毎に１セル、全体と
して４セルの動作を同時に観察できる。
【００１５】尚、以上の説明は列方向の選択を行う出力
回路にリングカウンタとセレクタの組を用いる場合につ
いて説明したが、この部分を列数に等しいビット数のシ
フトレジスタ（パラレルイン、シリアルアウト型）に置
き換え、必要なモニタ出力を順次シフトアウトするよう
にしてもよい。
回路にリングカウンタとセレクタの組を用いる場合につ
いて説明したが、この部分を列数に等しいビット数のシ
フトレジスタ（パラレルイン、シリアルアウト型）に置
き換え、必要なモニタ出力を順次シフトアウトするよう
にしてもよい。
【００１６】
【発明の効果】以上述べた試験回路を備える本発明の半
導体集積回路には次の利点がある。 (1) 従来のスキャン法とは異なり、フリップフロップ単
位ではなく各ゲート単位で観察できる。また、チップ内
の任意のゲートが観察できるので、良否判定試験だけで
なく不良調査にも有力な手段となる。特に、チップ内の
１ゲートを選択し、その状態で製品を動作させることに
よりチップ内ゲートの動作状態が観察できる。 (2)リングカウンタの代りにアドレスデコーダを用いる
従来のアドレススキャン方式に比しクロックだけを入力
するのでテスト用ピン数が少なくて済み、またチップ内
におけるデコード論理も簡単である。 (3)行と列で選択するためＬＳＳＤ法のように全ゲート
をシリアルスキャンする必要がなく、選択クロックのパ
ルス数が少なくて済む。 (4)全スイッチ素子をオフにした非選択状態では試験回
路が本来の回路に対して与える影響（動作特性も含む）
が極めて少ない。これは各ゲートの出力にスイッチ素子
がつながるだけであるからであり、またこのためにユー
ザーの論理設計時に試験回路のことを全く考慮する必要
はない。 (5)本試験回路は全てに共通な固定パターンで良いの
で、電源配線同様にマスターパターンによって形成でき
る。
導体集積回路には次の利点がある。 (1) 従来のスキャン法とは異なり、フリップフロップ単
位ではなく各ゲート単位で観察できる。また、チップ内
の任意のゲートが観察できるので、良否判定試験だけで
なく不良調査にも有力な手段となる。特に、チップ内の
１ゲートを選択し、その状態で製品を動作させることに
よりチップ内ゲートの動作状態が観察できる。 (2)リングカウンタの代りにアドレスデコーダを用いる
従来のアドレススキャン方式に比しクロックだけを入力
するのでテスト用ピン数が少なくて済み、またチップ内
におけるデコード論理も簡単である。 (3)行と列で選択するためＬＳＳＤ法のように全ゲート
をシリアルスキャンする必要がなく、選択クロックのパ
ルス数が少なくて済む。 (4)全スイッチ素子をオフにした非選択状態では試験回
路が本来の回路に対して与える影響（動作特性も含む）
が極めて少ない。これは各ゲートの出力にスイッチ素子
がつながるだけであるからであり、またこのためにユー
ザーの論理設計時に試験回路のことを全く考慮する必要
はない。 (5)本試験回路は全てに共通な固定パターンで良いの
で、電源配線同様にマスターパターンによって形成でき
る。
【図１】本発明の１実施例を示すブロック図である。
【図２】バイポーラ型ＬＳＩに適用した第１の具体例の
回路図である。
回路図である。
【図３】第１の具体例の詳細回路図である。
【図４】ＭＯＳ型ＬＳＩに適用した第２の具体例の回路
図である。
図である。
【図５】行，列選択に用いられるリングカウンタの回路
図である。
図である。
【図６】本発明の他の実施例を示すブロック図である。
１ ＬＳＩチップ ２ ゲートセル ３ 行選択線 ４ 列読出線 ５ スイッチ素子 ６ 行選択リングカウンタ ７ 列選択リングカウンタ ８ データセレクタ ９．１０ 外部クロック端子 １１．３１〜３３ モニタ出力端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月２１日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明は、ゲートアレイのように
周期的構造を有する半導体集積回路と、該半導体集積回
路において、外部端子につながらない内部ゲートの動作
状態も試験できるようにする試験方法に関する。
周期的構造を有する半導体集積回路と、該半導体集積回
路において、外部端子につながらない内部ゲートの動作
状態も試験できるようにする試験方法に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【課題を解決するための手段】上記課題を解決するため
の本発明の半導体集積回路は、入力端及び出力端を備
え、行・列のマトリクス状に配置される複数のゲートセ
ルと、論理回路を構成するために、前記複数のゲートセ
ルの入力端と出力端とを選択的に接続する結線手段と、
前記マトリクス状配置の複数のゲートセルの列方向に沿
って形成された複数の列読出線と、前記マトリクス状配
置の複数のゲートセルの行方向に沿って形成された複数
の行選択線と、前記複数の行選択線と列選択線との各交
差部におけるゲートセル領域もしくはその近傍に設けら
れ、前記行選択線の１つの選択に対応して、該選択され
た行選択線に沿って配置されている前記ゲートセルの各
々の出力端をそれぞれ対応する前記列読出線へ接続する
ために、第１の端子が前記ゲートセルの１つのものの出
力端に接続され、第２の端子が前記行選択線の１つに接
続され、第３の端子が前記列読出線の１つに接続されて
いるスイッチ素子の複数個と、前記行選択線の少なくと
も１つを選択するために、前記行選択線に機能的に接続
された行選択手段と、前記列読出線を介して、前記論理
回路内に配置された前記ゲートセルのテスト信号を読出
すために、前記列読出線に機能的に接続されて各列読出
線の信号を外部に出力するモニタ出力手段と、を有する
ことを特徴とするものである。また本発明による半導体
集積回路の試験方法として、入力端及び出力端を備え、
行・列のマトリクス状に配置される複数のゲートセル
と、論理回路を構成するために、前記複数のゲートセル
の入力端と出力端とを選択的に接続する結線手段と、前
記マトリクス状配置の複数のゲートセルの列方向に沿っ
て形成された複数の列読出線と、前記マトリクス状配置
の複数のゲートセルの行方向に沿って形成された複数の
行選択線と、前記複数の行選択線と列読出線との各交差
部におけるゲートセル領域もしくはその近傍に設けら
れ、前記行選択線の１つの選択に対応して、該選択され
た行選択線に沿って配置されている前記ゲートセルの各
々の出力端をそれぞれ対応する前記列読出線へ接続する
ために、第１の端子が前記ゲートセルの１つのものの出
力端に接続され、第２の端子が前記行選択線の１つに接
続され、第３の端子が前記列読出線の１つに接続されて
いるスイッチ素子の複数個と、前記行選択線の少なくと
も１つを選択するために、前記行選択線に機能的に接続
された行選択手段と、前記列読出線を介して、前記論理
回路内に配置された前記ゲートセルのテスト信号を読出
すために、前記列読出線に機能的に接続されて各列読出
線の信号を外部に出力するモニタ出力手段と、を有する
半導体集積回路において、前記行選択線の少なくとも１
つを選択して選択信号を供給し、該選択された行選択線
に接続されている前記スイッチ素子をＯＮ状態にし、さ
らに該ＯＮ状態にされているスイッチ素子に接続されて
いる前記列読出線を、前記モニタ出力手段を介して監視
することによって、前記行選択線及び列読出線の交差部
に設けられている任意のゲート素子の出力端の信号を検
出し試験を行うことを特徴とするものである。
の本発明の半導体集積回路は、入力端及び出力端を備
え、行・列のマトリクス状に配置される複数のゲートセ
ルと、論理回路を構成するために、前記複数のゲートセ
ルの入力端と出力端とを選択的に接続する結線手段と、
前記マトリクス状配置の複数のゲートセルの列方向に沿
って形成された複数の列読出線と、前記マトリクス状配
置の複数のゲートセルの行方向に沿って形成された複数
の行選択線と、前記複数の行選択線と列選択線との各交
差部におけるゲートセル領域もしくはその近傍に設けら
れ、前記行選択線の１つの選択に対応して、該選択され
た行選択線に沿って配置されている前記ゲートセルの各
々の出力端をそれぞれ対応する前記列読出線へ接続する
ために、第１の端子が前記ゲートセルの１つのものの出
力端に接続され、第２の端子が前記行選択線の１つに接
続され、第３の端子が前記列読出線の１つに接続されて
いるスイッチ素子の複数個と、前記行選択線の少なくと
も１つを選択するために、前記行選択線に機能的に接続
された行選択手段と、前記列読出線を介して、前記論理
回路内に配置された前記ゲートセルのテスト信号を読出
すために、前記列読出線に機能的に接続されて各列読出
線の信号を外部に出力するモニタ出力手段と、を有する
ことを特徴とするものである。また本発明による半導体
集積回路の試験方法として、入力端及び出力端を備え、
行・列のマトリクス状に配置される複数のゲートセル
と、論理回路を構成するために、前記複数のゲートセル
の入力端と出力端とを選択的に接続する結線手段と、前
記マトリクス状配置の複数のゲートセルの列方向に沿っ
て形成された複数の列読出線と、前記マトリクス状配置
の複数のゲートセルの行方向に沿って形成された複数の
行選択線と、前記複数の行選択線と列読出線との各交差
部におけるゲートセル領域もしくはその近傍に設けら
れ、前記行選択線の１つの選択に対応して、該選択され
た行選択線に沿って配置されている前記ゲートセルの各
々の出力端をそれぞれ対応する前記列読出線へ接続する
ために、第１の端子が前記ゲートセルの１つのものの出
力端に接続され、第２の端子が前記行選択線の１つに接
続され、第３の端子が前記列読出線の１つに接続されて
いるスイッチ素子の複数個と、前記行選択線の少なくと
も１つを選択するために、前記行選択線に機能的に接続
された行選択手段と、前記列読出線を介して、前記論理
回路内に配置された前記ゲートセルのテスト信号を読出
すために、前記列読出線に機能的に接続されて各列読出
線の信号を外部に出力するモニタ出力手段と、を有する
半導体集積回路において、前記行選択線の少なくとも１
つを選択して選択信号を供給し、該選択された行選択線
に接続されている前記スイッチ素子をＯＮ状態にし、さ
らに該ＯＮ状態にされているスイッチ素子に接続されて
いる前記列読出線を、前記モニタ出力手段を介して監視
することによって、前記行選択線及び列読出線の交差部
に設けられている任意のゲート素子の出力端の信号を検
出し試験を行うことを特徴とするものである。
Claims (1)
- 【請求項１】 マトリクス状に配置された複数のゲート
と、 該ゲート間を接続して論理回路を形成する配線手段と、 行方向に並ぶゲートに沿って設けられた複数の行選択線
と、 列方向に並ぶゲートに沿って設けられ、各ゲートの出力
端に接続される複数の列読出線と、 該行選択線を選択し所望の行のゲートを選択する行選択
手段と、 該列読出線を介して前記論理回路内の所望のゲートの出
力を選択的に読み出す出力手段とを有することを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14923993A JPH077079A (ja) | 1993-06-21 | 1993-06-21 | 半導体集積回路及び半導体集積回路の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14923993A JPH077079A (ja) | 1993-06-21 | 1993-06-21 | 半導体集積回路及び半導体集積回路の試験方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59165449A Division JPH073865B2 (ja) | 1984-08-07 | 1984-08-07 | 半導体集積回路及び半導体集積回路の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077079A true JPH077079A (ja) | 1995-01-10 |
Family
ID=15470928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14923993A Pending JPH077079A (ja) | 1993-06-21 | 1993-06-21 | 半導体集積回路及び半導体集積回路の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077079A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712205B1 (ko) * | 2006-03-07 | 2007-04-27 | 한국단자공업 주식회사 | 레버 회전식 전원 회로 차단 장치 |
| WO2009139231A1 (ja) | 2008-05-16 | 2009-11-19 | 株式会社ニチレイバイオサイエンス | ラン科植物から得られる抽出物およびその製造方法、ならびにラン科植物から得られる抽出物を含有する皮膚外用剤 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4832490A (ja) * | 1971-09-01 | 1973-04-28 | ||
| JPS58169937A (ja) * | 1982-03-31 | 1983-10-06 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6142934A (ja) * | 1984-08-07 | 1986-03-01 | Fujitsu Ltd | 試験回路を有する半導体集積回路 |
-
1993
- 1993-06-21 JP JP14923993A patent/JPH077079A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4832490A (ja) * | 1971-09-01 | 1973-04-28 | ||
| JPS58169937A (ja) * | 1982-03-31 | 1983-10-06 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6142934A (ja) * | 1984-08-07 | 1986-03-01 | Fujitsu Ltd | 試験回路を有する半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712205B1 (ko) * | 2006-03-07 | 2007-04-27 | 한국단자공업 주식회사 | 레버 회전식 전원 회로 차단 장치 |
| WO2009139231A1 (ja) | 2008-05-16 | 2009-11-19 | 株式会社ニチレイバイオサイエンス | ラン科植物から得られる抽出物およびその製造方法、ならびにラン科植物から得られる抽出物を含有する皮膚外用剤 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950808 |