JP2565082B2 - Ｅｃｌゲートアレイ - Google Patents
ＥｃｌゲートアレイInfo
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- JP2565082B2 JP2565082B2 JP5139703A JP13970393A JP2565082B2 JP 2565082 B2 JP2565082 B2 JP 2565082B2 JP 5139703 A JP5139703 A JP 5139703A JP 13970393 A JP13970393 A JP 13970393A JP 2565082 B2 JP2565082 B2 JP 2565082B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- ecl
- selection signal
- test output
- output signal
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＥＣＬ論理ゲートおよ
びこれを利用したＥＣＬゲートアレイに関し、特に回路
の故障検出のために内部ゲートの内容を外部から読み出
す機能を有するＥＣＬゲートアレイに関する。
びこれを利用したＥＣＬゲートアレイに関し、特に回路
の故障検出のために内部ゲートの内容を外部から読み出
す機能を有するＥＣＬゲートアレイに関する。
【０００２】
【従来の技術】従来この種のＥＣＬゲートアレイでは、
回路の故障検出のために一部の内部ゲートについて観測
用パッドを設けて、これを電子ビームテスタなどにより
観測するという手段がとられていた。例えば、特開平２
−１００３３６には、半導体集積回路上に導体パッドを
形成し、このパッドの電位を電子ビームテスタにより観
測する工程を含む、半導体装置の故障解析方法が記載さ
れている。
回路の故障検出のために一部の内部ゲートについて観測
用パッドを設けて、これを電子ビームテスタなどにより
観測するという手段がとられていた。例えば、特開平２
−１００３３６には、半導体集積回路上に導体パッドを
形成し、このパッドの電位を電子ビームテスタにより観
測する工程を含む、半導体装置の故障解析方法が記載さ
れている。
【０００３】
【発明が解決しようとする課題】上述した従来のＥＣＬ
ゲートアレイでは、故障検出率を上げるためには観測用
パッドを増やす必要があるが、このことは第１にＥＣＬ
は論理振幅が小さいため回路の特性に影響を与える恐れ
があること、第２に集積度向上のために配線層が増加す
る傾向にあるため電子ビームテスタで観測する際に高度
な技術を要すること、第３にパッドを数多く設けること
はプロセス上制約があること等から、従来技術では故障
検出率を上げていくことが困難である。そのため、パッ
ドの数を増やすことなく、ゲートアレイ内部の任意のゲ
ートの内容を外部から読み出すことが、故障検出率を向
上させるために必要となる。
ゲートアレイでは、故障検出率を上げるためには観測用
パッドを増やす必要があるが、このことは第１にＥＣＬ
は論理振幅が小さいため回路の特性に影響を与える恐れ
があること、第２に集積度向上のために配線層が増加す
る傾向にあるため電子ビームテスタで観測する際に高度
な技術を要すること、第３にパッドを数多く設けること
はプロセス上制約があること等から、従来技術では故障
検出率を上げていくことが困難である。そのため、パッ
ドの数を増やすことなく、ゲートアレイ内部の任意のゲ
ートの内容を外部から読み出すことが、故障検出率を向
上させるために必要となる。
【０００４】
【課題を解決するための手段】上述した問題点を解決す
るために本発明のＥＣＬゲートアレイでは、テスト選択
信号端子によって選択されたＥＣＬ論理ゲートの内部状
態をテスト出力信号端子から出力するＥＣＬ論理ゲート
を２次元に配列し、ある方向に整列する前記論理ゲート
の前記テスト選択信号端子毎に１つのテスト選択信号線
に接続し、他の方向に整列する前記論理ゲートの前記テ
スト出力信号端子毎に１つのテスト出力信号線に接続す
ることを特徴としている。
るために本発明のＥＣＬゲートアレイでは、テスト選択
信号端子によって選択されたＥＣＬ論理ゲートの内部状
態をテスト出力信号端子から出力するＥＣＬ論理ゲート
を２次元に配列し、ある方向に整列する前記論理ゲート
の前記テスト選択信号端子毎に１つのテスト選択信号線
に接続し、他の方向に整列する前記論理ゲートの前記テ
スト出力信号端子毎に１つのテスト出力信号線に接続す
ることを特徴としている。
【０００５】また、本発明のＥＣＬゲートアレイでは、
選択アドレスを入力して、テストすべき前記ＥＣＬゲー
トアレイが接続している前記テスト選択信号線を選択す
るテスト信号制御回路を備えている。
選択アドレスを入力して、テストすべき前記ＥＣＬゲー
トアレイが接続している前記テスト選択信号線を選択す
るテスト信号制御回路を備えている。
【０００６】また、本発明のＥＣＬゲートアレイでは、
テストすべき前記ＥＣＬ論理ゲートが接続している前記
テスト出力信号線の状態を、出力選択信号によって選択
してテスト出力信号線に出力するテスト出力制御回路を
備えている。
テストすべき前記ＥＣＬ論理ゲートが接続している前記
テスト出力信号線の状態を、出力選択信号によって選択
してテスト出力信号線に出力するテスト出力制御回路を
備えている。
【０００７】また、本発明のＥＣＬゲートアレイでは、
前記テスト出力信号線の各々に信号観測パッドを設けて
いる。
前記テスト出力信号線の各々に信号観測パッドを設けて
いる。
【０００８】
【実施例】次に本発明のＥＣＬゲートアレイの一実施例
について図面を参照して詳細に説明する。
について図面を参照して詳細に説明する。
【０００９】図１を参照すると、図１（ａ）は本発明の
ＥＣＬ論理ゲートの一実施例の回路図であり、図１
（ｂ）はそのゲートレベルの記号表示である。本実施例
におけるＥＣＬ論理ゲート２０は、グランド電位（ＧＮ
Ｄ）９と、第１の電源電圧（ＶＥＥ）７と、第２の電源
電圧（ＶＴ）８と、ＥＣＬ論理ゲートの動作の基準電圧
（Ｖｒｅｆ）５と、電流源の電流を決める固定バイアス
電圧（ＶＣＳ）６と、抵抗１１，１２，１７および１９
と、トランジスタ１３〜１６，および１８と、入力論理
信号を入力するための入力端子１と、テスト信号を読み
出すためのテスト選択信号端子２と、出力論理信号を出
力するための出力端子４と、テスト信号を出力するため
のテスト出力信号端子３とから構成される。抵抗１１は
ＧＮＤ９とトランジスタ１３のコレクタとを接続してお
り、抵抗１２はＧＮＤ９とトランジスタ１４のコレクタ
とを接続している。このトランジスタ１４のコレクタは
トランジスタ１６のベースおよびトランジスタ１８のエ
ミッタに接続している。また、トランジスタ１３および
１４のエミッタは共にトランジスタ１５のコレクタに接
続している。このトランジスタ１５のベースはＶＣＳ６
に接続し、エミッタはＶＥＥ７に接続している。また、
トランジスタ１６のコレクタはＧＮＤ９に接続し、エミ
ッタは出力端子４および抵抗１７に接続している。この
抵抗１７のもう片方はＶＴ８に接続している。
ＥＣＬ論理ゲートの一実施例の回路図であり、図１
（ｂ）はそのゲートレベルの記号表示である。本実施例
におけるＥＣＬ論理ゲート２０は、グランド電位（ＧＮ
Ｄ）９と、第１の電源電圧（ＶＥＥ）７と、第２の電源
電圧（ＶＴ）８と、ＥＣＬ論理ゲートの動作の基準電圧
（Ｖｒｅｆ）５と、電流源の電流を決める固定バイアス
電圧（ＶＣＳ）６と、抵抗１１，１２，１７および１９
と、トランジスタ１３〜１６，および１８と、入力論理
信号を入力するための入力端子１と、テスト信号を読み
出すためのテスト選択信号端子２と、出力論理信号を出
力するための出力端子４と、テスト信号を出力するため
のテスト出力信号端子３とから構成される。抵抗１１は
ＧＮＤ９とトランジスタ１３のコレクタとを接続してお
り、抵抗１２はＧＮＤ９とトランジスタ１４のコレクタ
とを接続している。このトランジスタ１４のコレクタは
トランジスタ１６のベースおよびトランジスタ１８のエ
ミッタに接続している。また、トランジスタ１３および
１４のエミッタは共にトランジスタ１５のコレクタに接
続している。このトランジスタ１５のベースはＶＣＳ６
に接続し、エミッタはＶＥＥ７に接続している。また、
トランジスタ１６のコレクタはＧＮＤ９に接続し、エミ
ッタは出力端子４および抵抗１７に接続している。この
抵抗１７のもう片方はＶＴ８に接続している。
【００１０】入力信号は、トランジスタ１３に接続して
いる入力端子１に入力される。この入力信号がハイレベ
ルのときは、Ｖｒｅｆ５より高くなるため、トランジス
タ１３がオン状態でトランジスタ１４がオフ状態にな
り、電流は抵抗１１を流れる。この時、抵抗１２にはほ
とんど電流は流れないため、トランジスタ１６のベース
電位が上がり、出力端子４はハイレベルになる。一方、
入力信号がローレベルの場合は、Ｖｒｅｆ５より低くな
るため、トランジスタ１４がオン状態でトランジスタ１
３がオフ状態になり、電流は抵抗１２を流れる。この
時、抵抗１２に電流が流れることにより、トランジスタ
１６のベース電位が下がり、出力端子４はローレベルに
なる。なお、ここでいうハイレベル、ローレベルは、Ｅ
ＣＬインタフェースによるもので、通常、ハイレベルは
−１．４Ｖ程度、ローレベルは−２Ｖ程度となる。
いる入力端子１に入力される。この入力信号がハイレベ
ルのときは、Ｖｒｅｆ５より高くなるため、トランジス
タ１３がオン状態でトランジスタ１４がオフ状態にな
り、電流は抵抗１１を流れる。この時、抵抗１２にはほ
とんど電流は流れないため、トランジスタ１６のベース
電位が上がり、出力端子４はハイレベルになる。一方、
入力信号がローレベルの場合は、Ｖｒｅｆ５より低くな
るため、トランジスタ１４がオン状態でトランジスタ１
３がオフ状態になり、電流は抵抗１２を流れる。この
時、抵抗１２に電流が流れることにより、トランジスタ
１６のベース電位が下がり、出力端子４はローレベルに
なる。なお、ここでいうハイレベル、ローレベルは、Ｅ
ＣＬインタフェースによるもので、通常、ハイレベルは
−１．４Ｖ程度、ローレベルは−２Ｖ程度となる。
【００１１】ここで、テスト選択信号端子２に着目する
と、このテスト選択信号端子２が抵抗１９を介して接続
するトランジスタ１８は、さらにトランジスタ１６のベ
ースに接続しているため、前述のＥＣＬインタフェース
のレベルに適合させるためには、テスト選択信号端子２
の動作レベルとしては、ハイレベルとして１Ｖ、ローレ
ベルとして−２Ｖ程度を選択する。テスト選択信号端子
２に、テスト選択信号端子２にとってのローレベル信号
（つまり、−２Ｖ程度）が入力されると、トランジスタ
１８がオフ状態となるので、テスト出力信号端子３は開
放状態になる。一方、テスト選択信号端子２にとっての
ハイレベル信号（つまり、１Ｖ）を入力すると、トラン
ジスタ１８がオン状態になり、トランジスタ１６のベー
ス電位がテスト出力信号端子３に出力させる。すなわ
ち、テスト選択信号端子２にとってのハイレベル状態に
することによりテストモードで動作させることができ
る。このように、トランジスタ１８を付加することによ
り、このＥＣＬ論理ゲート２０の通常の論理動作に影響
を与えることなく、内部状態を検出することができる。
なお、ここでは１入力の論理ゲートを用いて説明した
が、同様にして他の論理のＥＣＬ論理ゲートに適用でき
るということはいうまでもない。
と、このテスト選択信号端子２が抵抗１９を介して接続
するトランジスタ１８は、さらにトランジスタ１６のベ
ースに接続しているため、前述のＥＣＬインタフェース
のレベルに適合させるためには、テスト選択信号端子２
の動作レベルとしては、ハイレベルとして１Ｖ、ローレ
ベルとして−２Ｖ程度を選択する。テスト選択信号端子
２に、テスト選択信号端子２にとってのローレベル信号
（つまり、−２Ｖ程度）が入力されると、トランジスタ
１８がオフ状態となるので、テスト出力信号端子３は開
放状態になる。一方、テスト選択信号端子２にとっての
ハイレベル信号（つまり、１Ｖ）を入力すると、トラン
ジスタ１８がオン状態になり、トランジスタ１６のベー
ス電位がテスト出力信号端子３に出力させる。すなわ
ち、テスト選択信号端子２にとってのハイレベル状態に
することによりテストモードで動作させることができ
る。このように、トランジスタ１８を付加することによ
り、このＥＣＬ論理ゲート２０の通常の論理動作に影響
を与えることなく、内部状態を検出することができる。
なお、ここでは１入力の論理ゲートを用いて説明した
が、同様にして他の論理のＥＣＬ論理ゲートに適用でき
るということはいうまでもない。
【００１２】図２を参照すると本発明のＥＣＬゲートア
レイ２３０は、前記ＥＣＬ論理ゲート２００〜２０３を
アレイ上に配列して、各テスト選択信号端子をテスト信
号制御回路２０４からのテスト選択信号線２１０，およ
び２１１に接続し、各テスト出力信号端子をテスト出力
制御回路２０５へのテスト出力信号線２１２，および２
１３に接続している。図２にはＥＣＬ論理ゲートを２行
２列分しか図示していないが、必要に応じて配列するこ
とが可能である。これに伴い、テスト選択信号線やテス
ト出力信号線も必要数を配置することになる。なお、図
２では論理ゲートの論理信号線については省略してい
る。
レイ２３０は、前記ＥＣＬ論理ゲート２００〜２０３を
アレイ上に配列して、各テスト選択信号端子をテスト信
号制御回路２０４からのテスト選択信号線２１０，およ
び２１１に接続し、各テスト出力信号端子をテスト出力
制御回路２０５へのテスト出力信号線２１２，および２
１３に接続している。図２にはＥＣＬ論理ゲートを２行
２列分しか図示していないが、必要に応じて配列するこ
とが可能である。これに伴い、テスト選択信号線やテス
ト出力信号線も必要数を配置することになる。なお、図
２では論理ゲートの論理信号線については省略してい
る。
【００１３】図２において、例えば論理ゲート２００を
テストする際には、テスト選択信号線２１０を選択する
ことにより、論理ゲート２００の内部状態がテスト出力
信号線２１２に出力される。この時、テスト選択信号線
２１０に接続している他の論理ゲート、例えば図２の２
０１の内部状態も他のテスト出力信号線に出力される。
このように、所望のテスト選択信号線を選択することに
より、任意の行のＥＣＬ論理ゲートの内部状態を読み出
すことができる。
テストする際には、テスト選択信号線２１０を選択する
ことにより、論理ゲート２００の内部状態がテスト出力
信号線２１２に出力される。この時、テスト選択信号線
２１０に接続している他の論理ゲート、例えば図２の２
０１の内部状態も他のテスト出力信号線に出力される。
このように、所望のテスト選択信号線を選択することに
より、任意の行のＥＣＬ論理ゲートの内部状態を読み出
すことができる。
【００１４】図３を参照すると、テスト信号制御回路２
０４はラッチ３０１とデコーダ３０２とから構成され
る。ラッチ３０１はクロック信号線３０３によるクロッ
クのタイミングで選択アドレス入力線２０６の選択アド
レスをラッチして、選択アドレス線３０５にこの選択ア
ドレスを出力する。デコーダ３０２はこの選択アドレス
線３０５の選択アドレスをデコードする。この際、デコ
ーダ３０２に入力されるテストモード信号線３０４のテ
ストモード信号がハイレベル、すなわちテストを行うモ
ードにあれば、いずれかのテスト選択信号線のみをハイ
レベル（前述のように、この場合は１Ｖ）にして他をロ
ーレベル（前述のように、この場合は−２Ｖ）にする。
もしテストモード信号線３０４のテストモード信号がロ
ーレベル、すなわちテストを行わないモードにあれば、
全てのテスト選択信号線をローレベル（−２Ｖ）にす
る。なお、ここでは選択アドレス入力線２０６をラッチ
３０１で受けるようにしたが、このラッチ３０１をシフ
トレジスタに置き換えることにより、選択アドレス入力
線２０６のビット幅を狭めて外部からの信号線を極力少
なくするように構成することも可能である。
０４はラッチ３０１とデコーダ３０２とから構成され
る。ラッチ３０１はクロック信号線３０３によるクロッ
クのタイミングで選択アドレス入力線２０６の選択アド
レスをラッチして、選択アドレス線３０５にこの選択ア
ドレスを出力する。デコーダ３０２はこの選択アドレス
線３０５の選択アドレスをデコードする。この際、デコ
ーダ３０２に入力されるテストモード信号線３０４のテ
ストモード信号がハイレベル、すなわちテストを行うモ
ードにあれば、いずれかのテスト選択信号線のみをハイ
レベル（前述のように、この場合は１Ｖ）にして他をロ
ーレベル（前述のように、この場合は−２Ｖ）にする。
もしテストモード信号線３０４のテストモード信号がロ
ーレベル、すなわちテストを行わないモードにあれば、
全てのテスト選択信号線をローレベル（−２Ｖ）にす
る。なお、ここでは選択アドレス入力線２０６をラッチ
３０１で受けるようにしたが、このラッチ３０１をシフ
トレジスタに置き換えることにより、選択アドレス入力
線２０６のビット幅を狭めて外部からの信号線を極力少
なくするように構成することも可能である。
【００１５】図４を参照すると、テスト出力制御回路２
０５はテスト信号制御回路２０４と同様にラッチ４８１
とデコーダ４８２を含んでおり、ラッチ４８１でクロッ
ク信号線３０３によるクロックのタイミングにあわせて
出力選択信号入力線２０８の出力選択信号をラッチし
て、その出力である出力選択線号線４７０の出力選択信
号をデコーダ４８２でデコードして、テストモード信号
線３０４がテストモードを示していれば、テスト出力選
択信号線のいずれか一つを選択する。また、このテスト
出力制御回路２０５は、トランジスタと抵抗とから構成
されるエミッタフォロア回路を複数個備えている。すな
わち、例えばトランジスタ４０１と抵抗４０２とで一つ
のエミッタフォロア回路を構成し、トランジスタ４１１
と抵抗４１２とで他の一つのエミッタフォロア回路を構
成する。図４にはエミッタフォロア回路を２つしか図示
していないが、テスト出力信号の数に応じて、対応する
テスト出力信号毎にこのエミッタフォロア回路を設ける
必要がある。これらのエミッタフォロア回路は、図４の
ようにＧＮＤ９およびＶＴ８を共有する。なお、ここで
は出力選択信号入力線２０８をラッチ４８１で受けるよ
うにしたが、このラッチ４８１をシフトレジスタに置き
換えることにより、出力選択信号入力線２０８のビット
幅を狭めて外部からの信号線を極力少なくするように構
成することも可能である。さらに、選択アドレス入力線
２０６と出力選択信号入力線２０８を共有して、前記シ
フトレジスタで切り分けることも可能である。すなわ
ち、本発明を実現するための最小限のインタフェースと
しては、選択アドレス入力線２０６と出力選択信号入力
線２０８とを共有した信号１本と、クロック信号線３０
３と、テストモード信号線３０４と、テスト出力線２０
７の計４本ということになる。
０５はテスト信号制御回路２０４と同様にラッチ４８１
とデコーダ４８２を含んでおり、ラッチ４８１でクロッ
ク信号線３０３によるクロックのタイミングにあわせて
出力選択信号入力線２０８の出力選択信号をラッチし
て、その出力である出力選択線号線４７０の出力選択信
号をデコーダ４８２でデコードして、テストモード信号
線３０４がテストモードを示していれば、テスト出力選
択信号線のいずれか一つを選択する。また、このテスト
出力制御回路２０５は、トランジスタと抵抗とから構成
されるエミッタフォロア回路を複数個備えている。すな
わち、例えばトランジスタ４０１と抵抗４０２とで一つ
のエミッタフォロア回路を構成し、トランジスタ４１１
と抵抗４１２とで他の一つのエミッタフォロア回路を構
成する。図４にはエミッタフォロア回路を２つしか図示
していないが、テスト出力信号の数に応じて、対応する
テスト出力信号毎にこのエミッタフォロア回路を設ける
必要がある。これらのエミッタフォロア回路は、図４の
ようにＧＮＤ９およびＶＴ８を共有する。なお、ここで
は出力選択信号入力線２０８をラッチ４８１で受けるよ
うにしたが、このラッチ４８１をシフトレジスタに置き
換えることにより、出力選択信号入力線２０８のビット
幅を狭めて外部からの信号線を極力少なくするように構
成することも可能である。さらに、選択アドレス入力線
２０６と出力選択信号入力線２０８を共有して、前記シ
フトレジスタで切り分けることも可能である。すなわ
ち、本発明を実現するための最小限のインタフェースと
しては、選択アドレス入力線２０６と出力選択信号入力
線２０８とを共有した信号１本と、クロック信号線３０
３と、テストモード信号線３０４と、テスト出力線２０
７の計４本ということになる。
【００１６】デコーダ４８２の出力であるテスト出力選
択信号線４０４，および４１４は、各エミッタフォロア
回路の出力との論理積がアンドゲート４０３や４１３に
よりそれぞれ生成され、この各論理積結果の全ての論理
和がオアゲート４９０により生成されて、テスト出力線
２０７に出力される。これにより、例えばテスト出力信
号線２１２のテスト出力信号を外部に出力するために
は、出力選択信号入力線２０８の出力選択信号でテスト
出力信号線２１２の位置を指定し、テスト出力選択信号
線４０４をハイレベルにすれば、テスト出力信号線２１
２の状態がオアゲート４９０を介してテスト出力線２０
７に出力される。
択信号線４０４，および４１４は、各エミッタフォロア
回路の出力との論理積がアンドゲート４０３や４１３に
よりそれぞれ生成され、この各論理積結果の全ての論理
和がオアゲート４９０により生成されて、テスト出力線
２０７に出力される。これにより、例えばテスト出力信
号線２１２のテスト出力信号を外部に出力するために
は、出力選択信号入力線２０８の出力選択信号でテスト
出力信号線２１２の位置を指定し、テスト出力選択信号
線４０４をハイレベルにすれば、テスト出力信号線２１
２の状態がオアゲート４９０を介してテスト出力線２０
７に出力される。
【００１７】以上の説明では、各テスト出力信号線のテ
スト出力信号は、テスト出力制御回路２０５を介してテ
スト出力線２０７に出力されるとしたが、図２に示すよ
うにテスト出力信号線２１２，および２１３の各々に観
測用パッド２２０，および２２１を設けることにより、
テスト出力線２０７によらずに直接電子ビームテスタな
どにより読み出すことも可能である。
スト出力信号は、テスト出力制御回路２０５を介してテ
スト出力線２０７に出力されるとしたが、図２に示すよ
うにテスト出力信号線２１２，および２１３の各々に観
測用パッド２２０，および２２１を設けることにより、
テスト出力線２０７によらずに直接電子ビームテスタな
どにより読み出すことも可能である。
【００１８】
【発明の効果】以上説明したように本発明によれば、ゲ
ートアレイ内部の任意のゲートの内容を外部から読み出
すことが可能になる。これにより、テストパターンの作
成が容易になり、故障検出率を向上させることができる
という効果がある。
ートアレイ内部の任意のゲートの内容を外部から読み出
すことが可能になる。これにより、テストパターンの作
成が容易になり、故障検出率を向上させることができる
という効果がある。
【図１】本発明のＥＣＬ論理ゲートの回路図およびゲー
ト図である。
ト図である。
【図２】本発明のＥＣＬゲートアレイの構成図である。
【図３】本発明のＥＣＬゲートアレイにおけるテスト信
号制御回路である。
号制御回路である。
【図４】本発明のＥＣＬゲートアレイにおけるテスト出
力制御回路である。
力制御回路である。
１ 入力端子 ２ テスト選択信号端子 ３ テスト出力信号端子 ４ 出力端子 ５ 基準電圧（Ｖｒｅｆ） ６ 固定バイアス電圧（ＶＣＳ） ７ 電源電圧（ＶＥＥ） ８ 電源電圧（ＶＴ） ９ グランド電位（ＧＮＤ） １１，１２，１７，１９ 抵抗 １３〜１６，１８ トランジスタ ２０ ＥＣＬ論理ゲート ２００〜２０３ ＥＣＬ論理ゲート ２０４ テスト信号制御回路 ２０５ テスト出力制御回路 ２０６ 選択アドレス入力線 ２０７ テスト出力線 ２０８ 出力選択信号入力線 ２１０，２１１ テスト選択信号線 ２１２，２１３ テスト出力信号線 ２２０，２２１ 観測用パッド ３０１ ラッチ ３０２ デコーダ ３０３ クロック信号線 ３０４ テストモード信号線 ３０５ 選択アドレス線 ４０１，４１１ トランジスタ ４０２，４１２ 抵抗 ４０３，４１３ アンドゲート ４０４，４１４ テスト出力選択信号線 ４７０ 出力選択線号線 ４８１ ラッチ ４８２ デコーダ ４９０ オアゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/177 Ｈ０１Ｌ 21/82 Ｔ
Claims (5)
- 【請求項１】 差動増幅回路とエミッタフォロア回路と
からなるＥＣＬ論理ゲートにおいて、 テスト選択信号端子と、 テスト出力信号端子と、 エミッタを前記差動増幅回路から前記エミッタフォロア
回路への論理信号線に接続して、ベースを前記テスト選
択信号端子に抵抗を介して接続して、コレクタを前記テ
スト出力信号端子に接続するトランジスタとを備えるこ
とを特徴とするＥＣＬ論理ゲート。 - 【請求項２】 請求項１に記載のＥＣＬ論理ゲートを２
次元に配列したＥＣＬ論理ゲート群と、 複数のテスト選択信号線と、 複数のテスト出力信号線とを備え、 ある方向に整列する前記論理ゲートの前記テスト選択信
号端子同士を１つのテスト選択信号線に接続し、 他の方向に整列する前記論理ゲートの前記テスト出力信
号端子同士を１つのテスト出力信号線に接続することを
特徴とするＥＣＬゲートアレイ。 - 【請求項３】 選択アドレスを入力して、テストすべき
前記ＥＣＬ論理ゲートが接続している前記テスト選択信
号線を選択するテスト信号制御回路を備えることを特徴
とする請求項２に記載のＥＣＬゲートアレイ。 - 【請求項４】 テストすべき前記ＥＣＬ論理ゲートが接
続している前記テスト出力信号線の状態を、出力選択信
号によって選択してテスト出力信号線に出力するテスト
出力制御回路を備えることを特徴とする請求項２に記載
のＥＣＬゲートアレイ。 - 【請求項５】 前記テスト出力信号線の各々に信号観測
パッドを設けることを特徴とする請求項２に記載のＥＣ
Ｌゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5139703A JP2565082B2 (ja) | 1993-06-11 | 1993-06-11 | Ｅｃｌゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5139703A JP2565082B2 (ja) | 1993-06-11 | 1993-06-11 | Ｅｃｌゲートアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350061A JPH06350061A (ja) | 1994-12-22 |
| JP2565082B2 true JP2565082B2 (ja) | 1996-12-18 |
Family
ID=15251458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5139703A Expired - Lifetime JP2565082B2 (ja) | 1993-06-11 | 1993-06-11 | Ｅｃｌゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565082B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5194804B2 (ja) * | 2008-01-08 | 2013-05-08 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04208881A (ja) * | 1990-12-03 | 1992-07-30 | Nec Corp | 半導体集積回路 |
-
1993
- 1993-06-11 JP JP5139703A patent/JP2565082B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06350061A (ja) | 1994-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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