KR20020013525A - 비디오 디스플레이 칩을 테스팅하는 방법 및 장치 - Google Patents

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페레고스 조지, 마이크 로스
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Abstract

본 발명에 따른 비디오 칩(100)은 개방 및 단락의 여부를 검출하기 위한 테스트 회로를 포함한다. 이 회로는 일련의 접속된 트랜지스터 체인 및 테스트 레지스터(122, 124)를 포함한다. 이것은 컬럼 라인(114) 및 로우 라인(112)에 대한 회로이다. 비트 패턴은 컬럼 라인(114) 또는 로우 라인(112)으로 전달되고, 이에 상응하는 테스트 회로에서 수신된다. 패턴이 판독되어 입력 패턴과 비교됨으로써 결함이 있는 라인을 검출한다.

Description

비디오 디스플레이 칩을 테스팅하는 방법 및 장치{METHOD AND APPARATUS FOR TESTING A VIDEO DISPLAY CHIP}
비디오 칩은, 통상적으로 기억 커패시터(storage capacitor) 및 패스 트랜지스터(pass transistor)로 이루어지는 화소(pixel)의 매트릭스(matrix)를 포함한다. 여러 커패시터들에 기억된 데이터는 비디오 이미지를 집합적으로 포함한다. 기억된 이미지는 칩상에서 빛을 조사하여 가시적으로 그 기억된 이미지를 스캐닝함으로써 "판독"된다.
기억된 콘텐츠를 출력하는 이 방법은 이러한 칩의 제조에 있어서 문제를 발생시킨다. 비디오 칩은 패키징(packaging)되어야 이미징 장치로서 동작할 수 있기 때문에, 패키징 이전에는 그 테스팅이 불가능하다. 패키징 후에, 테스트 이미지를 그 이미징 장치에 로딩하여 가시적으로 결함을 검사한다. 그 후, 결함이 있는 장치가 식별되어 로트(lot)로부터 제거 및 폐기될 수 있다. 따라서, 결함은 비디오 칩이 완전하게 패키징될 때까지 검출되지 못한다. 이 방법에 의하면, 현재 결함으로 판정되었을 지라도, 부품을 패키징하는데에 이미 제조 비용이 지출되었기 때문에비용이 많이 드는 프로세서이다.
따라서, 결함이 있는 비디오 칩이 최종 형태(final form)에 패키징되기 이전에 결함이 있는 비디오 칩을 선별할 능력을 구비하는 것이 바람직하다. 장치의 최종 패키징 전에 장치의 성능을 전체적으로 검증하기 위해 한 벌의 테스트를 비디오 칩에 제공하기 위한 체계(scheme)가 필요하다.
본 발명은, 일반적으로 비디오 디스플레이 칩에 관한 것으로, 특히 비디오 디스플레이 칩을 테스팅하기 위한 방법 및 장치에 관한 것이다.
도 1은 본 발명에 따른 비디오 칩의 블럭도를 도시하는 도면.
도 2는 도 1에 도시된 테스트 레지스터의 블럭도를 도시하는 도면.
도 3은 도 2에 도시된 쉬프트 레지스터의 블럭도를 도시하는 도면.
도 4 및 도 5는 도 1에 도시된 컬럼 및 로우 레지스터의 블럭도를 도시하는 도면.
도 6은 종래의 기억 소자(storage cell)를 도시하는 도면.
도 7은 본 발명에 따라서 결함의 검출 방법을 도시하는 도면.
본 발명에 따라 매트릭스 형태로 배열된 복수의 신호 라인(signal line)을 포함하는 비디오 칩을 테스팅하기 위한 방법은, 신호 라인의 일단부에 전압 전위를 인가하는 단계와, 일련의 접속된 트랜지스터 체인(chain)의 게이트를 신호 라인의 타단부에 의해 구동하는 단계와, 트랜지스터 체인의 일단부에 전압을 인가하는 단계와, 트랜지스터 체인의 타단부에서 전위를 검출하는 단계를 포함한다. 상기 방법은 신호 라인의 일단부에서 입력 비트 패턴을 로딩시키는 단계와, 신호 라인의 타단부에서 형성되는 패턴을 검출하는 단계를 더 포함한다. 입력 패턴을 검출 패턴과 비교함으로써, 신호 라인에서의 여러 가지 결함이 검출될 수 있다.
본 발명에 따른 비디오 칩은 비디오 기억 소자(storage element)의 매트릭스, 비디오 이미지의 일 로우를 매트릭스의 선택된 로우(row)에 로딩시키기 위한 컬럼 선택기(column selector) 및 매트릭스에서 로우를 선택하기 위한 로우 선택기(row selector)를 포함한다. 비디오 칩이 컬럼 선택기에 대향하여 배치된 컬럼 테스트 레지스터를 더 포함하기 때문에, 컬럼 라인은 컬럼 선택기와 컬럼 테스트 레지스터 사이에 접속된다. 이와 유사하게, 로우 테스트 레지스터가 로우 선택기에 대향하여 배치되기 때문에, 로우 라인은 로우 선택기와 로우 테스트 레지스터 사이에 접속된다.
컬럼 선택기는 입력 테스트 패턴을 수신하기 위한 레지스터 및 테스트 패턴을 컬럼 라인으로 전달하기 위한 수단을 포함한다. 컬럼 테스트 레지스터는 컬럼 라인의 타단부에서 패턴을 수신하여, 입력 테스트 패턴과 컬럼 테스트 레지스터 내에 기억된 패턴을 비교함으로써, 컬럼 라인에서의 결함이 판정할 수 있다.
로우 선택기는 입력 테스트 패턴을 수신하기 위한 레지스터 및 테스트 패턴을 로우 라인으로 전달하기 위한 수단을 포함한다. 로우 테스트 레지스터는 로우 라인의 타단부에서 패턴을 수신하여, 입력 테스트 패턴과 로우 테스트 레지스터 내에 기억된 패턴을 비교함으로써, 로우 라인에서의 결함을 판정할 수 있다.
도 1을 참고하면, 비디오 칩(100)은 로우 및 컬럼 순서로 배열된 기억소자(12)의 매트릭스(10)를 포함한다. 도 6에 도시된 종래의 기억 소자는 커패시터(16)로 전하를 전달하도록 결합되는 패스 트랜지스터(14)를 포함한다. 각 기억 소자(12)는 하나의 관련 컬럼(데이터) 라인(114) 및 하나의 로우(워드) 선택 라인(112)을 갖는다. 통상적으로, 비디오 신호의 주사선(scan line)은 컬럼 레지스터(104)에 의해 수신되고, 그 후, 각 컬럼 라인들(114)로 전달된다. 제1 로우 선택 레지스터(102)는 제어 신호를 로우 라인(112) 중 선택된 하나의 로우 라인에 전달하기 때문에, 컬럼 라인들(114)에 의해 전달되는 비디오 신호는 패스 트랜지스터(14)를 통하여 선택된 하나의 로우 라인의 기억 소자를 포함하는 커패시터(16)로 전송된다.
본 발명에 따른 컬럼 레지스터(104)는 컬럼 테스트 신호(YTST)를 수신하기 위한 테스트 입력부(136)를 포함한다. 컬럼 테스트 신호(YTST)는 클럭 신호(CCLK)를 통하여 연속적으로 쉬프팅되는 비트 패턴을 포함한다. 이와 유사하게, 로우 레지스터(102)는 클럭 신호(RCLK)를 통하여 클럭킹된 로우 테스트 신호(XTST)(또한, 비트들의 패턴)를 수신하기 위한 테스트 입력부(138)를 포함한다.
도 4 및 도 5에 도시된 컬럼 및 로우 레지스터(104, 102)를 위한 블럭도를 살펴보자. 도 4에 도시한 바와 같이, 컬럼 레지스터(104)는 레지스터 뱅크(402), 컬럼 라인들(114)로 이루어진 출력부들을 포함한다. 신호(CCLK)는 Mux(404)로부터 데이터를 레지스터 뱅크(402)로 연속적으로 클럭킹시킨다. Mux(404)는 입력 비디오 주사선 신호(VIDEO) 및 테스트 데이터 신호(YTST)로서 수신하도록 연결된다. 컬럼 인에이블 신호(CEN)에 따르면, 비디오 신호 또는 테스트 신호 중 어느 하나의 신호는 레지스터 뱅크(402) 내로 연속으로 쉬프팅된다. 도 4에 도시한 바와 같이, 컬럼 레지스터(104)는 활성(asserting) 컬럼 인에이블 신호(CEN)에 의해서 비디오 출력 모드로 되는 반면, 비활성(de-asserting) 컬럼 인에이블 신호(CEN)에 의해서 테스트 모드로 된다.
도 5는 로우 레지스터(102)가 디코더(502) 및 레지스터 뱅크(504)로 구성되고, 이들 각 디코더 및 레지스터의 출력이 OR 게이트(506)에 의해서 모두 OR 처리됨을 도시한다. OR 게이트의 출력부는 로우 라인(112)으로 구성된다. 디코더(502)는 활성 하이(active-high) 인에이블 입력부를 포함하는 반면, 레지스터 뱅크(504)는 활성 로우(active-low) 인에이블 입력부를 포함한다. 따라서, 디코더 또는 레지스터 뱅크 중 어느 하나는 소정의 시간에 로우 인에이블 신호(REN)에 의해 인에이블되기 때문에, 로우 라인(112)은 한 세트의 신호만을 전달한다. 비디오 모드는 활성 인에이블 신호(REN)에 의해 선택되는 반면, 테스트 모드는 비활성 인에이블 신호(REN)에 의해서 선택된다. 비디오 모드에 있어서, 디코더(502)는 선택 신호(RSEL)를 수신하여 현 주사선과 관련된 로우 라인을 활성화시킨다. 테스트 모드에 있어서, 이하에서 설명되는 바와 같이, 각 로우 라인(112)은 논리 1 또는 논리 0에 의해 구동된다. 상기한 바는, 클럭 신호(RCLK) 및 비활성 인에이블 신호(REN)의 제어하에서, 로우 테스트 신호(XTST)를 통하여 레지스터 뱅크(504)의 테스트 패턴을 연속적으로 클럭킹됨으로써 달성될 수 있다.
도 1을 다시 참조하면, 각각의 컬럼 라인(114) 및 로우 라인(112)의 멀리 떨어진 단부는 컬럼 테스트 레지스터(124) 및 로우 테스트 레지스터(122)로 각각 제공됨을 볼 수 있다. 테스트 레지스터(122, 124) 양쪽 모두는 전압 전위(Vdd)를 수신하기 위한 입력부를 갖는다. 컬럼 테스트 레지스터(124)는 클럭 신호(T_CCLK) 및 레지스터 클리어 신호[T_CLR: register clear signal]를 수신한다. 이와 마찬가지로, 로우 테스트 레지스터(122)는 클럭 신호(T_RCLK) 및 동일한 레지스터 클리어 신호(T_CLR)를 수신한다. 로우 테스트 레지스터는 그 자신의 레지스터 클리어 신호에 의해서 클리어될 수 있다는 점에 주목하자. 그러나, 컬럼 및 로우 테스트 레지스터는 동시에 클리어되기 때문에, 단일 클리어 신호면 충분하다는 것이 통상적이다.
각 테스트 레지스터(122, 124)에는 두 개의 입력부기 제공된다. 각 테스트 레지스터로부터의 연결 출력부[RC_CONT: continuity output]는 단일 테스트 노드(130)에 결합된다. 컬럼 테스트 레지스터(124)는 직렬 출력부(134)를 포함하는 반면, 로우 테스트 레지스터(122)에는 직렬 출력부(132)가 제공된다. 바람직한 실시예에서 테스트 레지스터의 연결 출력부가 노드(130)에 연결되도록 도시되어 있지만, 반드시 그럴 필요는 없다. (이하에서 설명되는)로우 및 컬럼 연결 테스트가 별도로 실행될 것으로 사료되기 때문에, 단일 노드(130)가 바람직하다. 또한, 단일 출력 노드는 장치의 핀 갯수(pin-count)를 최소화시키기 때문에 바람직하다.
도 2를 참조하면, 각 테스트 레지스터(122, 124)는 일련의 접속된 트랜지스터(202) 체인을 포함한다. 트랜지스터 체인의 제1 단부는 전압 전위(Vdd)에 결합되고, 제2 단부는 노드(130)에 결합된다. 도 2는 P-채널 장치가 사용될 수도 있지만, N-채널 트랜지스터를 사용한 예를 도시한다. 선행 트랜지스터(202B)의 소스 단자는후속 트랜지스터(202C)의 드레인 단자에 결합된다. 각 트랜지스터(202)의 게이트는 컬럼 테스트 레지스터(124)의 경우에서의 컬럼(데이터) 라인(114) 또는 로우 테스트 레지스터(122)의 경우에서의 로우(워드) 라인(112)의 멀리 떨어진 단부에 결합된다.
또한, 도 2에서 알 수 있듯이, 각 테스트 레지스터(124, 122)에서의 컬럼 및 워드 라인(114, 112)이 일련의 접속된 플립 플롭(flip-flop) 회로(210)의 뱅크로 추가적으로 제공된다. 이러한 플립 플롭 회로는 테스트 레지스터(122, 124)의 레지스터부를 구성한다. 각 플립 플롭 회로(210)에는 두 개의 입력부가 제공되는데, 이들 입력부 중 제1 입력부(214)는 컬럼 또는 로우 라인(114, 112) 중 어느 하나를 수신하고, 제2 입력부(212)는 선행 플립 플롭 회로의 출력부(216)에 결합된다. 또한, 각 플립 플롭 회로는 클럭 신호(CLK)[컬럼 테스트 레지스터(124)의 경우에는 클럭 신호(T_CCLK), 로우 테스트 레지스터(122)의 경우에는 클럭 신호(T_RCLK)]를 수신한다. 또한, 클럭 신호의 보수가 인버터(220)를 통하여 제공된다. 최종적으로, 입력부에는 각 플립 플롭 회로를 리셋시키기 위해 클리어 신호(CLR)가 제공된다. 레지스터 뱅크에 있어서 최종 플립 플롭 회로의 출력부(216)는 로우 테스트 레지스터(122)의 경우에 노드(132)에 결합되고, 컬럼 테스트 레지스터(124)의 경우에 노드(134)에 결합된다.
도 3을 참조하면, 본 발명에 따른 각 플립 플롭 회로는 한 쌍의 NOR 게이트(302, 304)로 구성된다. NOR 게이트는 교차하여 결합되고, 게이트(302)의 출력부는 게이트(304)의 반전된 입력부에 결합되고, 게이트(304)의 출력부는 트랜지스터(326)를 통과하여 게이트(302)의 비반전된 입력부에 결합된다. 게이트(302)의 반전된 입력부는 컬럼 라인 또는 로우 라인 중 어느 하나인 제1 입력(214)을 수신하는 반면, 게이트(302)의 비반전 입력부는 패스 트랜지스터(322)를 경유하여 제2 입력부(212)에 결합된다. 게이트(304)의 비반전 입력부는 플립 플롭 회로를 리셋하기 위해 클리어 신호(CLR)를 수신한다.
게이트(302)의 출력부는 패스 트랜지스터(324)를 통과하여 래치 회로에 결합된다. 래치 회로는 패스 트랜지스터(328)를 통과하여 피드백 배열(feedback configuration)에 결합되는 인버터(312, 314)로 구성된다. 인버터(312)의 출력부는 플립 플롭 회로의 출력부(216)에 결합된다. 패스 트랜지스터(326, 324)는 클럭 신호의 상향 엣지(positive edge)에 의해서 턴 온되는 반면, 패스 트랜지스터(322, 328)는 클럭 신호의 하향 엣지(negative going edge)에 의해서 턴 온된다.
이하에서는 본 발명에 따른 컬럼 및 로우 라인을 테스팅하는 방법이 설명된다. 컬럼 라인(114)의 연결 테스트에 대해 생각해 보자. 도 1을 참조하면, 비트의 패턴은 테스트 입력부(136)를 통하여 컬럼 레지스터(104)로 각 컬럼 라인에 대해 일비트씩 연속적으로 쉬프팅된다. 연결 테스트의 경우에 있어서, 비트 패턴은 단순히 모두 1이다. 다음, 비트 패턴이 컬럼 라인(114)상으로 출력되기 때문에, 비트 패턴을 컬럼 테스트 레지스터(124)로 전송한다. 노드(130)에서의 전위가 모니터링된다. 도 2를 참조하면, 컬럼 테스트 레지스터(124)에서 트랜지스터 체인을 포함하는 트랜지스터(202)는 초기에 모두 턴 오프되어 있다는 것을 알 수 있다. 따라서, 노드(130)에서의 전위는 3 상태(tri-stated), 즉 고임피던스(high impedance) 상태, 부동(floating) 상태, 연결 해제(disconnect) 상태로 될 것이다. 입력 패턴이 컬럼 라인상으로 전달되는 경우, 일부 또는 모든 트랜지스터가 턴 온될 것이다. 모든 컬럼 라인(114)이 손상되지 않은 경우, 각 트랜지스터(202)는 턴 온될 것이다. 따라서, 노드(130)에서 나타나는 전위는 전압(Vdd - Vth)일 것이며, 상기 전압(Vth)은 트랜지스터의 한계 전압이고, 논리 1의 전압이 전압(Vdd)인 것으로 가정한다. 한편, 하나 이상의 컬럼 라인(114)이 개방되는 경우에는, 대응하는 트랜지스터(202)가 비전도성을 띄게 되어서 노드(130)는 3 상태를 유지한다. 따라서, 노드(130)의 초기 3 상태 조건에서부터 3 상태가 아닌(non-tri-stated) 조건까지의 변경에 대하여 노드(130)를 모니터링함으로써, 모든 컬럼 라인 사이에서의 연결 여부가 표시된다.
로우 라인(112)의 연결 테스트는 컬럼 라인(114)에 대해서와 동일한 방법으로 달성된다. 우선, 하나의 1의 패턴이 테스트 입력부(138)를 통하여 로우 레지스터(102)로 연속적 쉬프팅된다. 이 하나의 1의 패턴 내의 각 비트가 로우 라인(112)상으로 동시에 전달되기 때문에, 이 하나의 1의 패턴은 로우 테스트 레지스터(122)로 전송된다. 모든 로우 라인이 손상되지 않았다면, 이후 노드(130)는 3 상태 조건으로부터 전압(Vdd - Vth)의 전위를 갖도록 변경될 것인데, 다시 논리 1이 전압(Vdd)의 전위에 있음을 가정한다. 소정의 로우 라인이 개방되었다면, 노드(130)는 노드(130)의 초기 3 상태 조건으로 유지될 것이다.
연결 테스트가 소정의 컬럼 또는 로우 라인의 결함 여부를 판정하기에 적절할 지라도, 이 연결 테스트는 라인이 개방되는지에 관한 정보는 제공하지 않는다.또한, 이 연결 테스트는 단락된 라인의 존재를 검출하지 못한다. 보다 포괄적인 테스트는 테스트 레지스터(122, 124)의 레지스터부[플립 플롭 회로(210)]에 의해서 제공된다.
우선, 컬럼 및 로우 레지스터(104, 102)는 교대로 있는 1과 0의 비트 패턴에 의해 테스트 입력부(136, 138)를 통하여 연속적으로 로딩된다. 그 다음, 이 패턴은 컬럼(로우) 라인상으로 전달되고, 컬럼 및 로우 테스트 레지스터(124, 122)의 플립 플롭 회로 내로 클럭킹된다. 그 후, 플립 플롭 회로에 기억된 비트 패턴은 한번에 1 비트씩 노드(134, 132)상으로 클록킹 아웃(clocked out)된다. 컬럼(로우) 라인에서의 결함은 입력 비트 패턴과 레지스터의 판독 패턴을 비교함으로써 판정될 수 있다. 예를 들면, 입력 패턴은 0과 1이 교대로 있기 때문에, 한 쌍의 단락된 라인은 판독 패턴 내에 두 개의 연속적인 1을 생성한다.
비트의 적절한 테스트 패턴을 사용함으로써 보다 특정한 결함을 식별하는 것이 가능하다. 예를 들면, 각 라인(컬럼 또는 로우)은 개방 또는 단락 조건에 대해 각각 테스팅될 수 있다. 컬럼 라인 또는 로우 라인이 최상위 비트[MSB: most significant bit] 위치에서 시작한다면, 테스트 패턴은 MSB 위치에서 하나의 1과 그 밖의 비트 위치에서 다수의 0을 포함할 것이다. 이 패턴은 상기 라인상으로 전달되고, 테스트 레지스터(122 또는 124)의 레지스터 뱅크에 있는 멀리 떨어진 단부에서 수신된다. 이 패턴은 레지스터 뱅크의 외부로 쉬프팅되어 검증된다. 만약 판독 패턴의 MSB가 0이라면, 개방이 존재한다. 만약 판독 패턴이 그 밖의 비트 위치에서 하나의 1을 포함한다면, 단락이 존재한다. 다음 라인은 테스트 패턴에서의 다음 위치로 그 비트를 쉬프팅하고 상기 단계들을 반복함으로써 테스트된다.
상기 실시예에서 알 수 있듯이, 적절한 비트 패턴을 공급하고, 이 비트 패턴을 테스트 레지스터 내로 클럭킹하여, 테스트 레지스터에서부터 이 비트 패턴을 판독함으로써 여러 가지 결함 조건이 추론될 수 있다. 최종 실시예와 마찬가지로, 도 7은 컬럼 또는 로우 라인(124 또는 122)의 세트를 도시한다. 컬럼 또는 로우 라인 중 하나의 라인에는 개방부(702)가 있는 반면, 인접한 라인에는 개방 라인에 대한 단락부(704)가 도시되는데, 이 단락부는 개방부 아래(downstream)에 있다. 컬럼 또는 로우 레지스터(104 또는 102)에 입력 테스트 패턴(IN1)을 공급하면, 이에 상응하는 테스트 레지스터에서 출력 패턴(OUT1)이 발생될 것이다. 개방부는 테스트 패턴(IN1)에서의 논리 1이 출력 패턴(OUT1)에 나타나는 것을 방해하는 것을 주목하자. 그 다음, 제2 테스트 패턴(IN2)이 공급된다. 이에 대한 출력은 출력 패턴(OUT2)이다. 상기에서 알 수 있는 바와 같이, 출력(OUT2)은 두 개의 1을 나타내며, 출력(OUT1)과 출력(OUT2)를 비교함으로써 결함의 본질에 관한 결론을 유추할 수 있다. 따라서, 이러한 실시예는 다중 입력 패턴의 응용 및 출력 패턴의 분석이 임의의 결함을 검출하기 위해서 필요할 수 있음을 나타낸다.

Claims (10)

  1. 복수의 신호 라인을 구비하는 회로에서, 상기 신호 라인의 전기적 무결성(electrical integrity)을 테스팅하기 위한 방법에 있어서,
    상기 신호 라인의 제1 단부에 논리 1과 논리 0의 결합으로 구성되는 테스트 패턴을 공급하는 단계와,
    상기 신호 라인의 제2 단부에 배치되는 레지스터 내로 상기 테스트 패턴을 전송하는 단계와,
    상기 레지스터의 콘텐츠(contents)를 판독하는 단계와,
    상기 레지스터의 콘텐츠와 상기 테스트 패턴을 비교하는 단계를 포함하여,
    상기 신호 라인 사이에서의 전기적 단락 및 전기적 개방이 상기 레지스터의 콘텐츠와 상기 테스트 패턴 사이의 차이에 의해 표시되는 것인 테스팅 방법.
  2. 제1항에 있어서, 상기 테스트 패턴이 교대로 있는 1과 0을 포함하여, 두 개의 바로 인접하는 라인 사이의 전기적 단락이 판독 패턴에서의 두 개의 연속적인 1에 의해 표시되는 것인 테스팅 방법.
  3. 제1항에 있어서, 상기 레지스터는 제1 단부 단자 및 고임피던스 상태 또는 전도 상태일 수 있는 제2 단부 단자를 구비하는 일련의 접속된 트랜지스터 체인(chain)을 포함하는 것인 테스팅 방법.
  4. 제3항에 있어서, 상기 회로는 비디오 메모리 장치이고, 상기 신호 라인은 워드 선택 라인인데, 상기 테스트 패턴을 공급하는 단계는 상기 테스트 패턴을 상기 트랜지스터 체인의 상기 게이트 단자로 전송하기 위해서 상기 모든 워드 선택 라인을 동시에 활성화시키는 것인 테스팅 방법.
  5. 데이터 라인 및 워드 라인의 매트릭스를 구비하는 메모리 회로에서, 상기 데이터 라인 및 상기 워드 라인의 전기적 무결성을 테스팅하기 위한 방법에 있어서,
    제1 테스트 패턴을 상기 데이터 라인의 제1 단부에서 상기 데이터 라인상으로 공급하는 단계와,
    상기 데이터 라인의 제2 단부에서 나타나는 데이터 신호를 제1 레지스터 내로 기억시키는 단계와,
    상기 제1 테스트 패턴과 상기 제1 레지스터 내에 래치된 데이터를 비교하는 단계와,
    제2 테스트 패턴을 상기 워드 라인의 제1 단부에서 상기 워드 라인상으로 공급하는 단계와,
    상기 워드 라인의 제2 단부에서 나타나는 데이터 신호를 제2 레지스터 내로 기억시키는 단계와,
    상기 제2 테스트 패턴과 상기 제2 레지스터 내에 래치된 데이터를 비교하는 단계를 포함하는 테스팅 방법.
  6. 메모리 회로에 있어서,
    로우 및 컬럼 방식(fashion)으로 배열되는 복수의 기억 소자와,
    상기 기억 소자의 일 컬럼에 각각 연결된 데이터 라인에 연결되는 복수의 출력부를 구비하는 컬럼 데이터 레지스터와,
    복수의 워드 선택 라인을 구비하는 워드 선택기 - 여기서, 상기 각 워드 선택 라인은 상기 기억 소자의 일 로우에 결합되고 상기 워드 선택기에 말단부를 구비하고, 상기 워드 선택기는 상기 워드 선택 라인 중 소정의 하나의 라인을 활성화하도록 동작하고, 또한 상기 모든 워드 선택 라인을 활성화시키도록 동작함 - 와,
    상기 워드 선택 라인의 상기 말단부에 연결된 입력부를 구비하는 로우 테스트 레지스터와,
    상기 데이터 라인의 상기 말단부에 연결된 입력부를 구비하는 컬럼 테스트 레지스터와,
    상기 워드 라인 중 하나의 라인의 말단부에 연결되는 게이트 단자를 각각 구비하는 일련의 접속된 트랜지스터 체인 - 상기 트랜지스터 체인은 파워 레일(power rail)에 연결되는 제1 단부를 구비함 - 을 포함하는 메모리 회로.
  7. 제6항에 있어서, 상기 트랜지스터는 N-채널 장치인 것인 메모리 회로.
  8. 제6항에 있어서, 상기 워드 선택기는 하나의 선택된 워드 라인을 활성화시키기 위한 제1 회로와, 하나의 비트 패턴을 수신하기 위한 로우 데이터 레지스터와, 상기 레지스터의 출력에 의해 상기 워드 라인들을 선택적으로 구동하기 위한 제2 회로를 포함하는 것인 메모리 회로.
  9. 제6항에 있어서, 상기 각 데이터 라인은 상기 컬럼 데이터 레지스터에 하나의 말단부를 구비하고, 상기 메모리 회로는 상기 데이터 라인들 중 하나의 데이터 라인의 한 말단부에 연결된 게이트 단자를 각각 구비하는 제2 일련의 접속된 트랜지스터 체인 - 상기 제2 일련의 접속된 트랜지스터의 제1 단부는 제1 전위에 연결됨 - 을 더 포함하는 것인 메모리 회로.
  10. 제9항에 있어서, 상기 제2 트랜지스터 체인의 트랜지스터들은 N-채널 장치인 것인 메모리 회로.
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