JPH1010193A - 半導体装置およびそれを用いた半導体装置実装体 - Google Patents
半導体装置およびそれを用いた半導体装置実装体Info
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- JPH1010193A JPH1010193A JP8159564A JP15956496A JPH1010193A JP H1010193 A JPH1010193 A JP H1010193A JP 8159564 A JP8159564 A JP 8159564A JP 15956496 A JP15956496 A JP 15956496A JP H1010193 A JPH1010193 A JP H1010193A
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- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- Tests Of Electronic Circuits (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】
【課題】 基板の信号配線と半導体装置の信号端子との
接続状態を容易にテストすることができる半導体装置お
よび半導体装置実装体を提供する。 【解決手段】 半導体回路装置１ａの信号入出力端子
３．１〜３．５の各間にそれぞれトランジスタ２６．１
〜２６．４を接続する。信号入出力端子３．１〜３．５
の各々が半田付けされるプリント配線基板１０のフット
プリント１２に対応してテスト用フットプリント１５．
１〜１５．３，…を設ける。カウンタ回路３０によって
トランジスタ２６．１〜２６．４の各々を所定の時間ず
つ順次導通させ、それと同期してテスト用フットプリン
ト１５．１〜１５．３…間の導通チェックを行なう。
接続状態を容易にテストすることができる半導体装置お
よび半導体装置実装体を提供する。 【解決手段】 半導体回路装置１ａの信号入出力端子
３．１〜３．５の各間にそれぞれトランジスタ２６．１
〜２６．４を接続する。信号入出力端子３．１〜３．５
の各々が半田付けされるプリント配線基板１０のフット
プリント１２に対応してテスト用フットプリント１５．
１〜１５．３，…を設ける。カウンタ回路３０によって
トランジスタ２６．１〜２６．４の各々を所定の時間ず
つ順次導通させ、それと同期してテスト用フットプリン
ト１５．１〜１５．３…間の導通チェックを行なう。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置および
半導体装置実装体に関し、特に、複数の信号配線を有す
る基板上に設けられる半導体装置、および半導体装置が
基板上に設けられた半導体装置実装体に関する。
半導体装置実装体に関し、特に、複数の信号配線を有す
る基板上に設けられる半導体装置、および半導体装置が
基板上に設けられた半導体装置実装体に関する。
【０００２】
【従来の技術】図７は従来の半導体回路装置実装体の構
成を示す一部破断した平面図である。
成を示す一部破断した平面図である。
【０００３】図７を参照して、半導体回路装置７１ａ，
７１ｂの複数の信号入出力端子７２の各々は、それぞれ
半田などによってプリント配線基板８０のフットプリン
ト８１に接続されている。各フットプリント８１は、プ
リント配線基板８０の多層配線８２ａ，８２ｂおよびビ
アホール８３を介して外部接続端子８４に接続された
り、他の半導体回路装置７１ｂ，７１ａに接続されたり
している。プリント配線基板８０の異なる層の配線８２
ａと８２ｂは、ビアホール８３によって互いに接続され
ている。
７１ｂの複数の信号入出力端子７２の各々は、それぞれ
半田などによってプリント配線基板８０のフットプリン
ト８１に接続されている。各フットプリント８１は、プ
リント配線基板８０の多層配線８２ａ，８２ｂおよびビ
アホール８３を介して外部接続端子８４に接続された
り、他の半導体回路装置７１ｂ，７１ａに接続されたり
している。プリント配線基板８０の異なる層の配線８２
ａと８２ｂは、ビアホール８３によって互いに接続され
ている。
【０００４】図８は、図７に示した従来の半導体回路装
置７１ａの内部構成を示す一部破断した平面図である。
モールド樹脂などによってパッケージ９０内に封止され
たチップ９１に設けられた複数のパッド９３の各々は、
それぞれ金線（ボンディングワイヤ）９２により対応の
信号入出力端子７２に接続されている。各パッド９３
は、アルミなどの金属配線９５を介して図示しない入力
初段の回路に接続されている。各金属配線９２には、サ
ージ電流からチップ内部を保護するための保護回路９４
が設けられている。
置７１ａの内部構成を示す一部破断した平面図である。
モールド樹脂などによってパッケージ９０内に封止され
たチップ９１に設けられた複数のパッド９３の各々は、
それぞれ金線（ボンディングワイヤ）９２により対応の
信号入出力端子７２に接続されている。各パッド９３
は、アルミなどの金属配線９５を介して図示しない入力
初段の回路に接続されている。各金属配線９２には、サ
ージ電流からチップ内部を保護するための保護回路９４
が設けられている。
【０００５】
【発明が解決しようとする課題】ところで、最近ではプ
リント配線基板８０における半導体回路装置７１ａ，７
１ｂの占める割合を向上させるためプリント配線基板８
０内の配線８２ａ，８２ｂを細くする傾向にある。ま
た、半導体回路装置７１ａ，７１ｂの信号入出力端子７
２も多ピンになるにつれピンピッチが狭くなる傾向にあ
り、フットプリント８１の面積も小さくなってきてい
る。したがって、従来より半導体回路装置７１ａ，７１
ｂがプリント配線基板８０に実装されていることを確認
するために実施されていた半導体回路装置７１ａ，７１
ｂの信号入出力端子７２とプリント配線基板８０の配線
８２ａ，８２ｂとの導通チェックが物理的に非常に困難
になってきているという問題があった。
リント配線基板８０における半導体回路装置７１ａ，７
１ｂの占める割合を向上させるためプリント配線基板８
０内の配線８２ａ，８２ｂを細くする傾向にある。ま
た、半導体回路装置７１ａ，７１ｂの信号入出力端子７
２も多ピンになるにつれピンピッチが狭くなる傾向にあ
り、フットプリント８１の面積も小さくなってきてい
る。したがって、従来より半導体回路装置７１ａ，７１
ｂがプリント配線基板８０に実装されていることを確認
するために実施されていた半導体回路装置７１ａ，７１
ｂの信号入出力端子７２とプリント配線基板８０の配線
８２ａ，８２ｂとの導通チェックが物理的に非常に困難
になってきているという問題があった。
【０００６】それゆえに、この発明の主たる目的は、基
板の信号配線と半導体装置の信号端子との接続状態を容
易にテストすることができる半導体装置および半導体装
置実装体を提供することである。
板の信号配線と半導体装置の信号端子との接続状態を容
易にテストすることができる半導体装置および半導体装
置実装体を提供することである。
【０００７】
【課題を解決するための手段】請求項１に係る発明は、
複数の信号配線を有する基板上に設けられる半導体装置
であって、複数の信号端子およびスイッチ手段を備え
る。複数の信号端子は、予め２つずつグループ化され、
かつそれぞれが、複数の信号配線に対応して設けられて
対応の信号配線と接続される。各信号端子は、半導体装
置の内部と外部との間で信号の入力および出力のうちの
少なくともいずれか一方を行なうために設けられる。ス
イッチ手段は、信号端子の各グループに対応して設けら
れて対応のグループの２つの信号端子間に接続され、そ
の２つの信号端子と対応の２つの信号配線との間の接続
状態をテストするときに導通状態にされる。
複数の信号配線を有する基板上に設けられる半導体装置
であって、複数の信号端子およびスイッチ手段を備え
る。複数の信号端子は、予め２つずつグループ化され、
かつそれぞれが、複数の信号配線に対応して設けられて
対応の信号配線と接続される。各信号端子は、半導体装
置の内部と外部との間で信号の入力および出力のうちの
少なくともいずれか一方を行なうために設けられる。ス
イッチ手段は、信号端子の各グループに対応して設けら
れて対応のグループの２つの信号端子間に接続され、そ
の２つの信号端子と対応の２つの信号配線との間の接続
状態をテストするときに導通状態にされる。
【０００８】請求項２に係る発明では、請求項１に係る
発明の複数の信号端子は、奇数番同士でグループ化され
るとともに、偶数番同士でグループ化されている。
発明の複数の信号端子は、奇数番同士でグループ化され
るとともに、偶数番同士でグループ化されている。
【０００９】請求項３に係る発明では、請求項１または
２に係る発明に、さらに、スイッチ手段を導通状態にす
るためのテスト信号が外部から与えれるテスト信号入力
端子が設けられる。
２に係る発明に、さらに、スイッチ手段を導通状態にす
るためのテスト信号が外部から与えれるテスト信号入力
端子が設けられる。
【００１０】請求項４に係る発明では、請求項３に係る
発明に、さらに、テスト信号入力端子にテスト信号が与
えられたことに応じて、各スイッチ手段を予め定める時
間ずつ順次導通状態にするスイッチ制御手段が設けられ
る。
発明に、さらに、テスト信号入力端子にテスト信号が与
えられたことに応じて、各スイッチ手段を予め定める時
間ずつ順次導通状態にするスイッチ制御手段が設けられ
る。
【００１１】請求項５に係る発明では、請求項３の半導
体装置はデータの書込および読出が可能になっていて、
さらに、データの書込を許可する書込許可信号が与えら
れ、かつテスト信号入力端子にテスト信号が与えられた
ことに応じて、スイッチ手段を導通状態にするスイッチ
制御手段が設けられる。
体装置はデータの書込および読出が可能になっていて、
さらに、データの書込を許可する書込許可信号が与えら
れ、かつテスト信号入力端子にテスト信号が与えられた
ことに応じて、スイッチ手段を導通状態にするスイッチ
制御手段が設けられる。
【００１２】請求項６に係る発明は、半導体装置が基板
上に設けられた半導体装置実装体である。基板は、複数
の信号配線、および各信号配線に対応して設けられて対
応の信号配線に接続されたテスト端子を含む。半導体装
置は、複数の信号端子およびスイッチ手段を含む。複数
の信号端子は、予め２つずつグループ化され、かつそれ
ぞれが、複数の信号配線に対応して設けられて対応の信
号配線に接続される。各信号端子は、半導体装置の内部
と外部との間で信号の入力および出力のうちの少なくと
もいずれか一方を行なうために設けられる。スイッチ手
段は、信号端子の各グループに対応して設けられて対応
のグループの２つの信号端子間に接続され、その２つの
信号端子と対応の２つの信号配線との間の接続状態を対
応のテスト端子からテストするときに導通状態にされ
る。
上に設けられた半導体装置実装体である。基板は、複数
の信号配線、および各信号配線に対応して設けられて対
応の信号配線に接続されたテスト端子を含む。半導体装
置は、複数の信号端子およびスイッチ手段を含む。複数
の信号端子は、予め２つずつグループ化され、かつそれ
ぞれが、複数の信号配線に対応して設けられて対応の信
号配線に接続される。各信号端子は、半導体装置の内部
と外部との間で信号の入力および出力のうちの少なくと
もいずれか一方を行なうために設けられる。スイッチ手
段は、信号端子の各グループに対応して設けられて対応
のグループの２つの信号端子間に接続され、その２つの
信号端子と対応の２つの信号配線との間の接続状態を対
応のテスト端子からテストするときに導通状態にされ
る。
【００１３】
［実施の形態１］図１は、この発明の実施の形態１によ
る半導体回路装置実装体の構成を示す一部破断した平面
図である。
る半導体回路装置実装体の構成を示す一部破断した平面
図である。
【００１４】図１を参照して、半導体回路装置１ａ，１
ｂの複数の信号入出力端子２，３．１〜３．５，…の各
々は、それぞれ半田などによってプリント配線基板１０
のフットプリント１１に接続され、さらに多層配線１２
ａ，１２ｂおよびビアホール１３を介して、プリント配
線基板１０の外部接続端子１４に接続されたり、他の半
導体回路装置１ｂ，１ａに接続されたりしている。
ｂの複数の信号入出力端子２，３．１〜３．５，…の各
々は、それぞれ半田などによってプリント配線基板１０
のフットプリント１１に接続され、さらに多層配線１２
ａ，１２ｂおよびビアホール１３を介して、プリント配
線基板１０の外部接続端子１４に接続されたり、他の半
導体回路装置１ｂ，１ａに接続されたりしている。
【００１５】また、半導体回路装置１ａ，１ｂの信号入
出力端子２，３．１〜３．５，…が接続される多層配線
１２ａの各々には、各々の電位を外部から容易に検出で
きるようにテスト用フットプリント１５．１〜１５．
３，…が設けられている。また、半導体回路装置１ａ，
１ｂには、テスト信号入力端子４およびクロック信号入
力端子５が新たに設けられている。これらの端子４，５
が接続される多層配線１２ａの各々には、外部からテス
ト信号ＩＦおよびクロック信号ＣＬＫを容易に入力でき
るように信号入力用フットプリント１６，１７が設けら
れている。
出力端子２，３．１〜３．５，…が接続される多層配線
１２ａの各々には、各々の電位を外部から容易に検出で
きるようにテスト用フットプリント１５．１〜１５．
３，…が設けられている。また、半導体回路装置１ａ，
１ｂには、テスト信号入力端子４およびクロック信号入
力端子５が新たに設けられている。これらの端子４，５
が接続される多層配線１２ａの各々には、外部からテス
ト信号ＩＦおよびクロック信号ＣＬＫを容易に入力でき
るように信号入力用フットプリント１６，１７が設けら
れている。
【００１６】図２は、図１に示した半導体回路装置１ａ
の内部構成を示す一部破断した平面図である。
の内部構成を示す一部破断した平面図である。
【００１７】図２を参照して、モールド樹脂などによっ
てパッケージ２０に固定された複数の信号入出力端子
３．１〜３．５，…の各々は、それぞれ金線２２を介し
てチップ２１のパッド２３に接続され、さらに金属配線
２５．１〜２５．５，…を介して図示しない入力初段回
路に接続されている。金属配線２５．１〜２５．５，…
の各々には保護回路２４が設けられている。
てパッケージ２０に固定された複数の信号入出力端子
３．１〜３．５，…の各々は、それぞれ金線２２を介し
てチップ２１のパッド２３に接続され、さらに金属配線
２５．１〜２５．５，…を介して図示しない入力初段回
路に接続されている。金属配線２５．１〜２５．５，…
の各々には保護回路２４が設けられている。
【００１８】また、チップ２１には、カウンタ回路３０
およびＮチャネルＭＯＳトランジスタ２６．１〜２６．
４，…が新たに設けられている。テスト信号入力端子４
およびクロック信号入力端子５の各々は、それぞれ金線
２２を介してパッド２３に接続され、さらに金属配線２
７，２８を介してカウンタ回路３０に接続されている。
金属配線２７，２８の各々にも保護回路２４が設けられ
ている。
およびＮチャネルＭＯＳトランジスタ２６．１〜２６．
４，…が新たに設けられている。テスト信号入力端子４
およびクロック信号入力端子５の各々は、それぞれ金線
２２を介してパッド２３に接続され、さらに金属配線２
７，２８を介してカウンタ回路３０に接続されている。
金属配線２７，２８の各々にも保護回路２４が設けられ
ている。
【００１９】ＮチャネルＭＯＳトランジスタ２６．１〜
２６．４，…は、それぞれ隣接する２つの金属配線２
５．１と２５．２，２５．２と２５．３，２５．３と２
５．４，２５．４と２５．５，…の間に接続され、各々
のゲートはカウンタ回路３０の出力信号φ１〜φ４，…
を受ける。
２６．４，…は、それぞれ隣接する２つの金属配線２
５．１と２５．２，２５．２と２５．３，２５．３と２
５．４，２５．４と２５．５，…の間に接続され、各々
のゲートはカウンタ回路３０の出力信号φ１〜φ４，…
を受ける。
【００２０】図３は、図２のカウンタ回路３０の構成を
示す回路図である。図３を参照して、このカウンタ回路
３０は、インバータ３１，３２と、直列接続された複数
のラッチ回路３３．１ａ，３３．１ｂ，３３．２ａ，…
とを含む。
示す回路図である。図３を参照して、このカウンタ回路
３０は、インバータ３１，３２と、直列接続された複数
のラッチ回路３３．１ａ，３３．１ｂ，３３．２ａ，…
とを含む。
【００２１】ラッチ回路３３．１ａ，３３．２ａ，…の
各々は、トランスファーゲート３４，３５、Ｎチャネル
ＭＯＳトランジスタ３６およびインバータ３７，３８を
含む。トランスファーゲート３４は入力ノードＮ３０と
中間ノードＮ３１の間に接続され、インバータ３７は中
間ノードＮ３１と出力ノードＮ３２の間に接続される。
インバータ３８およびトランスファーゲート３５は出力
ノードＮ３２と中間ノードＮ３１の間に直列接続され
る。ＮチャネルＭＯＳトランジスタ３６は中間ノードＮ
３１と接地電位ＧＮＤのラインとの間に接続される。
各々は、トランスファーゲート３４，３５、Ｎチャネル
ＭＯＳトランジスタ３６およびインバータ３７，３８を
含む。トランスファーゲート３４は入力ノードＮ３０と
中間ノードＮ３１の間に接続され、インバータ３７は中
間ノードＮ３１と出力ノードＮ３２の間に接続される。
インバータ３８およびトランスファーゲート３５は出力
ノードＮ３２と中間ノードＮ３１の間に直列接続され
る。ＮチャネルＭＯＳトランジスタ３６は中間ノードＮ
３１と接地電位ＧＮＤのラインとの間に接続される。
【００２２】ラッチ回路３３．１ｂ，…の各々は、トラ
ンスファーゲート４０，４１、ＮチャネルＭＯＳトラン
ジスタ４２およびインバータ４３，４４を含む。トラン
スファーゲート４０は入力ノードＮ４０と中間ノードＮ
４１の間に接続され、インバータ４３は中間ノードＮ４
１と出力ノードＮ４２の間に接続される。インバータ４
４およびトランスファーゲート４１は出力ノードＮ４２
と中間ノードＮ４１の間に直列接続される。Ｎチャネル
ＭＯＳトランジスタ４２は出力ノードＮ４２と接地電位
ＧＮＤのラインとの間に接続される。
ンスファーゲート４０，４１、ＮチャネルＭＯＳトラン
ジスタ４２およびインバータ４３，４４を含む。トラン
スファーゲート４０は入力ノードＮ４０と中間ノードＮ
４１の間に接続され、インバータ４３は中間ノードＮ４
１と出力ノードＮ４２の間に接続される。インバータ４
４およびトランスファーゲート４１は出力ノードＮ４２
と中間ノードＮ４１の間に直列接続される。Ｎチャネル
ＭＯＳトランジスタ４２は出力ノードＮ４２と接地電位
ＧＮＤのラインとの間に接続される。
【００２３】テスト信号ＩＦは、初段のラッチ回路３
３．１ａの入力ノードＮ３２に入力される。各ラッチ回
路３３．１ａ，３３．１ｂ，３３．２ａ，…の出力ノー
ドＮ３２，Ｎ４２，Ｎ３２，…は、それぞれ後段のラッ
チ回路３３．１ｂ，３３．２ａ，…の入力ノードＮ４
０，Ｎ３０，…に接続される。クロック信号ＣＬＫは、
インバータ３１を介してトランスファーゲート３４，４
１のＮチャネルＭＯＳトランジスタ側のゲートおよびト
ランスファーゲート３５，４０のＰチャネルＭＯＳトラ
ンジスタ側のゲートに入力される。また、クロック信号
ＣＬＫは、インバータ３１，３２を介してトランスファ
ーゲート３４，４１のＰチャネルＭＯＳトランジスタ側
のゲートおよびトランスファーゲート３５，４０のＮチ
ャネルＭＯＳトランジスタ側のゲートに入力される。リ
セット信号ＲＥＳは、ＮチャネルＭＯＳトランジスタ３
６，４２のゲートに入力される。信号φ１，φ２，…
は、それぞれラッチ回路３３．１ａ，３３．２ａ，…の
中間ノードＮ３１から出力される。
３．１ａの入力ノードＮ３２に入力される。各ラッチ回
路３３．１ａ，３３．１ｂ，３３．２ａ，…の出力ノー
ドＮ３２，Ｎ４２，Ｎ３２，…は、それぞれ後段のラッ
チ回路３３．１ｂ，３３．２ａ，…の入力ノードＮ４
０，Ｎ３０，…に接続される。クロック信号ＣＬＫは、
インバータ３１を介してトランスファーゲート３４，４
１のＮチャネルＭＯＳトランジスタ側のゲートおよびト
ランスファーゲート３５，４０のＰチャネルＭＯＳトラ
ンジスタ側のゲートに入力される。また、クロック信号
ＣＬＫは、インバータ３１，３２を介してトランスファ
ーゲート３４，４１のＰチャネルＭＯＳトランジスタ側
のゲートおよびトランスファーゲート３５，４０のＮチ
ャネルＭＯＳトランジスタ側のゲートに入力される。リ
セット信号ＲＥＳは、ＮチャネルＭＯＳトランジスタ３
６，４２のゲートに入力される。信号φ１，φ２，…
は、それぞれラッチ回路３３．１ａ，３３．２ａ，…の
中間ノードＮ３１から出力される。
【００２４】ラッチ回路３３．１ａ，３３．２ａ，…の
トランスファーゲート３４はクロック信号ＣＬＫが
「Ｌ」レベルの期間に導通し、トランスファーゲート３
５はクロック信号ＣＬＫが「Ｈ」レベルの期間に導通す
る。つまり、ラッチ回路３３．１ａ，３３．２ａ，…の
各々は、クロック信号ＣＬＫが「Ｌ」レベルの期間は前
段から信号を取込むとともにその信号を出力し、クロッ
ク信号ＣＬＫが「Ｈ」レベルの期間は取込んだ信号をラ
ッチするとともにその反転信号を後段に与える。
トランスファーゲート３４はクロック信号ＣＬＫが
「Ｌ」レベルの期間に導通し、トランスファーゲート３
５はクロック信号ＣＬＫが「Ｈ」レベルの期間に導通す
る。つまり、ラッチ回路３３．１ａ，３３．２ａ，…の
各々は、クロック信号ＣＬＫが「Ｌ」レベルの期間は前
段から信号を取込むとともにその信号を出力し、クロッ
ク信号ＣＬＫが「Ｈ」レベルの期間は取込んだ信号をラ
ッチするとともにその反転信号を後段に与える。
【００２５】ラッチ回路３３．１ｂ，…のトランスファ
ーゲート４０はクロック信号ＣＬＫが「Ｈ」レベルの期
間に導通し、トランスファーゲート４１はクロック信号
ＣＬＫが「Ｌ」レベルの期間に導通する。つまり、ラッ
チ回路３３．１ｂ，…の各々は、クロック信号ＣＬＫが
「Ｈ」レベルの期間は前段から信号を取込み、クロック
信号ＣＬＫが「Ｌ」レベルの期間は取込んだ信号をラッ
チするとともにその反転信号を後段に与える。
ーゲート４０はクロック信号ＣＬＫが「Ｈ」レベルの期
間に導通し、トランスファーゲート４１はクロック信号
ＣＬＫが「Ｌ」レベルの期間に導通する。つまり、ラッ
チ回路３３．１ｂ，…の各々は、クロック信号ＣＬＫが
「Ｈ」レベルの期間は前段から信号を取込み、クロック
信号ＣＬＫが「Ｌ」レベルの期間は取込んだ信号をラッ
チするとともにその反転信号を後段に与える。
【００２６】図４は、図３のカウンタ回路３０の動作を
示すタイムチャートである。クロック信号ＣＬＫの立上
がりに同期して時刻ｔ０においてリセット信号ＲＥＳが
「Ｈ」レベルにパルス的に立上がると、ラッチ回路３
３．１ａ，３３．１ｂ，３３．２ａ，…のＮチャネルＭ
ＯＳトランジスタ３６，４２が導通して不確定状態であ
った信号φ１，φ２，…が「Ｌ」レベルにリセットされ
る。
示すタイムチャートである。クロック信号ＣＬＫの立上
がりに同期して時刻ｔ０においてリセット信号ＲＥＳが
「Ｈ」レベルにパルス的に立上がると、ラッチ回路３
３．１ａ，３３．１ｂ，３３．２ａ，…のＮチャネルＭ
ＯＳトランジスタ３６，４２が導通して不確定状態であ
った信号φ１，φ２，…が「Ｌ」レベルにリセットされ
る。
【００２７】クロック信号ＣＬＫが「Ｌ」レベルの期間
ｔ１〜ｔ３内の時刻ｔ２において、テスト信号ＩＦが
「Ｈ」レベルに立上がると、「Ｈ」レベルの信号ＩＦが
ラッチ回路３３．１ａに取込まれ信号φ１となる。
ｔ１〜ｔ３内の時刻ｔ２において、テスト信号ＩＦが
「Ｈ」レベルに立上がると、「Ｈ」レベルの信号ＩＦが
ラッチ回路３３．１ａに取込まれ信号φ１となる。
【００２８】クロック信号ＣＬＫが「Ｈ」レベルの期間
ｔ３〜ｔ５では、「Ｈ」レベルの信号φ１がラッチ回路
３３．１ａにラッチされるとともに、その反転信号／φ
１が次段のラッチ回路３３．１ｂに与えられる。したが
って、ラッチ回路３３．１ｂの出力ノードＮ４２は
「Ｈ」レベルとなる。この期間ｔ３〜ｔ５内の時刻ｔ４
において、テスト信号ＩＦが「Ｌ」レベルとなる。
ｔ３〜ｔ５では、「Ｈ」レベルの信号φ１がラッチ回路
３３．１ａにラッチされるとともに、その反転信号／φ
１が次段のラッチ回路３３．１ｂに与えられる。したが
って、ラッチ回路３３．１ｂの出力ノードＮ４２は
「Ｈ」レベルとなる。この期間ｔ３〜ｔ５内の時刻ｔ４
において、テスト信号ＩＦが「Ｌ」レベルとなる。
【００２９】時刻ｔ５においてクロック信号ＣＬＫが
「Ｌ」レベルに立下がると、「Ｌ」レベルの信号ＩＦが
ラッチ回路３３．１ａに取込まれ、信号φ１が「Ｌ」レ
ベルとなり、ラッチ回路３２．１ａの出力ノードＮ３２
は「Ｈ」レベルとなる。同時に、ラッチ回路３３．１ｂ
の出力ノードＮ４２の「Ｈ」レベルの信号がラッチ回路
３３．２ａに取込まれ、信号φ２が「Ｈ」レベルとな
る。
「Ｌ」レベルに立下がると、「Ｌ」レベルの信号ＩＦが
ラッチ回路３３．１ａに取込まれ、信号φ１が「Ｌ」レ
ベルとなり、ラッチ回路３２．１ａの出力ノードＮ３２
は「Ｈ」レベルとなる。同時に、ラッチ回路３３．１ｂ
の出力ノードＮ４２の「Ｈ」レベルの信号がラッチ回路
３３．２ａに取込まれ、信号φ２が「Ｈ」レベルとな
る。
【００３０】続くクロック信号ＣＬＫが「Ｈ」レベルの
期間ｔ６〜ｔ７では、ラッチ回路３３．１ａ，３３．２
ａ，…の各々は、前の期間ｔ５〜ｔ６で取込んだ信号を
ラッチする。ラッチ回路３３．１ｂは、この期間ｔ６〜
ｔ７に前段のラッチ回路３３．１ａの出力ノードＮ３２
の「Ｈ」レベルの信号を取込む。したがって、ラッチ回
路３３．１ｂの出力ノードＮ４２は「Ｌ」レベルとな
る。
期間ｔ６〜ｔ７では、ラッチ回路３３．１ａ，３３．２
ａ，…の各々は、前の期間ｔ５〜ｔ６で取込んだ信号を
ラッチする。ラッチ回路３３．１ｂは、この期間ｔ６〜
ｔ７に前段のラッチ回路３３．１ａの出力ノードＮ３２
の「Ｈ」レベルの信号を取込む。したがって、ラッチ回
路３３．１ｂの出力ノードＮ４２は「Ｌ」レベルとな
る。
【００３１】時刻ｔ７において、クロック信号ＣＬＫが
「Ｌ」レベルに立下がると、ラッチ回路３３．１ｂの出
力ノードＮ４２の「Ｌ」レベルの信号は、次段のラッチ
回路３３．２ａに取込まれ、信号φ２は「Ｌ」レベルに
立下がる。以下同様にして、信号φ１〜φ４．…の各々
は、クロック信号ＣＬＫに同期してクロック信号ＣＬＫ
の１サイクルずつ順次「Ｈ」レベルとなる。
「Ｌ」レベルに立下がると、ラッチ回路３３．１ｂの出
力ノードＮ４２の「Ｌ」レベルの信号は、次段のラッチ
回路３３．２ａに取込まれ、信号φ２は「Ｌ」レベルに
立下がる。以下同様にして、信号φ１〜φ４．…の各々
は、クロック信号ＣＬＫに同期してクロック信号ＣＬＫ
の１サイクルずつ順次「Ｈ」レベルとなる。
【００３２】次に、図１〜図４で示した半導体回路装置
実装体のテスト方法について説明する。
実装体のテスト方法について説明する。
【００３３】まず、リセット信号ＲＥＳをパルス的に
「Ｈ」レベルにしてカウンタ回路３０の出力信号φ１〜
φ４，…のすべてを「Ｌ」レベルにリセットし、すべて
のＮチャネルＭＯＳトランジスタ２６．１〜２６．４，
…を非導通にして信号入出力端子３．１〜３．５，…を
通常使用状態とする。この状態で、テスト用フットプリ
ント１５．１，１５．２間の導通チェックを行なう。信
号入出力端子３．１が隣の信号入出力端子３．２用のフ
ットプリント１１に誤って接続されてショート不良にな
っていたとすると、このチェックで接続されている結果
となる。
「Ｈ」レベルにしてカウンタ回路３０の出力信号φ１〜
φ４，…のすべてを「Ｌ」レベルにリセットし、すべて
のＮチャネルＭＯＳトランジスタ２６．１〜２６．４，
…を非導通にして信号入出力端子３．１〜３．５，…を
通常使用状態とする。この状態で、テスト用フットプリ
ント１５．１，１５．２間の導通チェックを行なう。信
号入出力端子３．１が隣の信号入出力端子３．２用のフ
ットプリント１１に誤って接続されてショート不良にな
っていたとすると、このチェックで接続されている結果
となる。
【００３４】次に、図４で示したタイミングでテスト信
号ＩＦを「Ｈ」レベルにすると、信号φ１が「Ｈ」レベ
ルとなり、ＮチャネルＭＯＳトランジスタ２６．１が導
通する。この状態で、テスト用フットプリント１５．
１，１５．２間の導通チェックを行なって未接続の結果
となると、信号入出力端子３．１，３．２のうちの少な
くともいずれか一方がフットプリント１１に接続されず
オープン不良となっている可能性がある。同じ状態でテ
スト用フットプリント１５．２，１５．３間の導通チェ
ックを行なうと、信号入出力端子３．２が隣の信号入出
力端子３．３用のフットプリント１１に誤って接続され
てショート不良になっていた場合を検出することができ
る。
号ＩＦを「Ｈ」レベルにすると、信号φ１が「Ｈ」レベ
ルとなり、ＮチャネルＭＯＳトランジスタ２６．１が導
通する。この状態で、テスト用フットプリント１５．
１，１５．２間の導通チェックを行なって未接続の結果
となると、信号入出力端子３．１，３．２のうちの少な
くともいずれか一方がフットプリント１１に接続されず
オープン不良となっている可能性がある。同じ状態でテ
スト用フットプリント１５．２，１５．３間の導通チェ
ックを行なうと、信号入出力端子３．２が隣の信号入出
力端子３．３用のフットプリント１１に誤って接続され
てショート不良になっていた場合を検出することができ
る。
【００３５】さらに、テスト信号ＩＦを「Ｌ」レベルに
固定し、クロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」
レベルに変化すると（時刻ｔ５）、信号φ２が「Ｈ」レ
ベルとなり、ＮチャネルＭＯＳトランジスタ２６．１が
非導通となりＮチャネルＭＯＳトランジスタ２６．２が
導通する。この状態でテスト用フットプリント１５．
２，１５．３間の導通チェックが行なわれて未接続の結
果となると、前の結果と合わせて信号入出力端子３．２
がフットプリント１１に接続されずオープン不良となっ
ている可能性が高いことになる。
固定し、クロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」
レベルに変化すると（時刻ｔ５）、信号φ２が「Ｈ」レ
ベルとなり、ＮチャネルＭＯＳトランジスタ２６．１が
非導通となりＮチャネルＭＯＳトランジスタ２６．２が
導通する。この状態でテスト用フットプリント１５．
２，１５．３間の導通チェックが行なわれて未接続の結
果となると、前の結果と合わせて信号入出力端子３．２
がフットプリント１１に接続されずオープン不良となっ
ている可能性が高いことになる。
【００３６】これを繰返し実施すれば、全信号入出力端
子３．１〜３．５，…のオープン不良およびショート不
良のチェックを行なうことができ、どの信号入出力端子
とフットプリント１１の接続が不良かも高い確率で判断
することができる。
子３．１〜３．５，…のオープン不良およびショート不
良のチェックを行なうことができ、どの信号入出力端子
とフットプリント１１の接続が不良かも高い確率で判断
することができる。
【００３７】この実施の形態では、半導体回路装置１ａ
の隣接する２つの信号入出力端子３．１と３．２，３．
２と３．３，３．３と３．４，３．４と３．５，…間に
それぞれＮチャネルＭＯＳトランジスタ２６．１〜２
６．４，…を接続するとともに、信号入出力端子３．１
〜３．５，…の各々が半田付けされるフットプリント１
１に対応してテスト用フットプリント１５．１〜１５．
３，…を設けた。したがって、信号入出力端子３．１〜
３．５，…の各々とフットプリント１１の導通チェック
を行なうときには、ＮチャネルＭＯＳトランジスタ２
６．１〜２６．４，…を導通させてテスト用フットプリ
ント１５．１と１５．２，１５．２と１５．３，…の間
の導通チェックを行なえばよい。したがって、信号入出
力端子３．１〜３．５，…のピッチが小さくても、信号
入出力端子３．１〜３．５，…の各々とフットプリント
１１の導通チェックを容易に行なうことができる。
の隣接する２つの信号入出力端子３．１と３．２，３．
２と３．３，３．３と３．４，３．４と３．５，…間に
それぞれＮチャネルＭＯＳトランジスタ２６．１〜２
６．４，…を接続するとともに、信号入出力端子３．１
〜３．５，…の各々が半田付けされるフットプリント１
１に対応してテスト用フットプリント１５．１〜１５．
３，…を設けた。したがって、信号入出力端子３．１〜
３．５，…の各々とフットプリント１１の導通チェック
を行なうときには、ＮチャネルＭＯＳトランジスタ２
６．１〜２６．４，…を導通させてテスト用フットプリ
ント１５．１と１５．２，１５．２と１５．３，…の間
の導通チェックを行なえばよい。したがって、信号入出
力端子３．１〜３．５，…のピッチが小さくても、信号
入出力端子３．１〜３．５，…の各々とフットプリント
１１の導通チェックを容易に行なうことができる。
【００３８】また、ＮチャネルＭＯＳトランジスタ２
６．１〜２６．４，…の各々を予め定める時間ずつ順次
導通させるためのカウンタ回路３０を設けたので、導通
チェックを能率よく行なうことができる。
６．１〜２６．４，…の各々を予め定める時間ずつ順次
導通させるためのカウンタ回路３０を設けたので、導通
チェックを能率よく行なうことができる。
【００３９】［実施の形態２］図５は、この発明の実施
の形態２による半導体回路装置実装体の半導体回路装置
５０の内部構成を示す一部破断した平面図である。
の形態２による半導体回路装置実装体の半導体回路装置
５０の内部構成を示す一部破断した平面図である。
【００４０】図５を参照して、モールド樹脂などによっ
てパッケージ２０に固定された複数の信号入出力端子
３．１〜３．５，…の各々は、それぞれ金線２２を介し
てチップ２１のパッド２３に接続され、さらに金属配線
２５．１〜２５．５，…を介して図示しない入力初段回
路に接続されている。金属配線２５．１〜２５．５，…
の各々には保護回路２４が設けられている。
てパッケージ２０に固定された複数の信号入出力端子
３．１〜３．５，…の各々は、それぞれ金線２２を介し
てチップ２１のパッド２３に接続され、さらに金属配線
２５．１〜２５．５，…を介して図示しない入力初段回
路に接続されている。金属配線２５．１〜２５．５，…
の各々には保護回路２４が設けられている。
【００４１】また、この半導体回路装置５０には、テス
ト信号入力端子４およびＮチャネルＭＯＳトランジスタ
５１．１〜５１．３，…が新たに設けられている。Ｎチ
ャネルＭＯＳトランジスタ５１．１〜５１．３，…は、
それぞれ金属配線２５．１と２５．３，２５．２と２
５．４，２５．３と２５．５，…間に接続されている。
テスト信号入力端子４は金線２２を介してパッド２３に
接続され、さらに金属配線５２を介してＮチャネルＭＯ
Ｓトランジスタ５１．１〜５１．３，…のゲートに接続
される。金属配線５２には保護回路２４が設けられてい
る。
ト信号入力端子４およびＮチャネルＭＯＳトランジスタ
５１．１〜５１．３，…が新たに設けられている。Ｎチ
ャネルＭＯＳトランジスタ５１．１〜５１．３，…は、
それぞれ金属配線２５．１と２５．３，２５．２と２
５．４，２５．３と２５．５，…間に接続されている。
テスト信号入力端子４は金線２２を介してパッド２３に
接続され、さらに金属配線５２を介してＮチャネルＭＯ
Ｓトランジスタ５１．１〜５１．３，…のゲートに接続
される。金属配線５２には保護回路２４が設けられてい
る。
【００４２】テスト信号入力端子４に与えられるテスト
信号ＩＦが活性化レベルの「Ｈ」レベルに立上がると、
すべてのＮチャネルＭＯＳトランジスタ５１．１〜５
１．３，…が導通し、信号入出力端子３．１〜３．５，
…が１つおきに接続される。この半導体回路装置５０が
実装されるプリント配線基板は図示に示したプリント配
線基板１０と同様であるので説明は省略される。
信号ＩＦが活性化レベルの「Ｈ」レベルに立上がると、
すべてのＮチャネルＭＯＳトランジスタ５１．１〜５
１．３，…が導通し、信号入出力端子３．１〜３．５，
…が１つおきに接続される。この半導体回路装置５０が
実装されるプリント配線基板は図示に示したプリント配
線基板１０と同様であるので説明は省略される。
【００４３】次に、この半導体回路装置５０のテスト方
法について説明する。今仮に、信号入出力端子３．１が
フットプリント１１に接続されずオープン不良となって
いたとする。これを検出するためにはテスト信号ＩＦを
「Ｈ」レベルに固定してＮチャネルＭＯＳトランジスタ
５１．１〜５１．３，…を導通させ、テスト用フットプ
リント１５．１，１５．３間の導通チェックを行なえば
よいことになる。内部ではＮチャネルＭＯＳトランジス
タ５１．１を介してテスト用フットプリント１５．１と
１５．３は本来接続状態にあるがオープン不良時には、
このチェックで両者は未接続となる。
法について説明する。今仮に、信号入出力端子３．１が
フットプリント１１に接続されずオープン不良となって
いたとする。これを検出するためにはテスト信号ＩＦを
「Ｈ」レベルに固定してＮチャネルＭＯＳトランジスタ
５１．１〜５１．３，…を導通させ、テスト用フットプ
リント１５．１，１５．３間の導通チェックを行なえば
よいことになる。内部ではＮチャネルＭＯＳトランジス
タ５１．１を介してテスト用フットプリント１５．１と
１５．３は本来接続状態にあるがオープン不良時には、
このチェックで両者は未接続となる。
【００４４】逆に、信号入出力端子３．１が隣の信号入
出力端子３．２用のフットプリント１１に誤って接続さ
れてショート不良になっていたとすると、これを検出す
るためにはテスト信号ＩＦを「Ｈ」レベルに固定してＮ
チャネルＭＯＳトランジスタ５１．１〜５１．３，…を
導通させ、テスト用フットプリント１５．１，１５．２
間の導通チェックを行なえばよいことなる。本来未接続
状態にある両者はショート不良時には、このチェックで
接続されている結果となる。
出力端子３．２用のフットプリント１１に誤って接続さ
れてショート不良になっていたとすると、これを検出す
るためにはテスト信号ＩＦを「Ｈ」レベルに固定してＮ
チャネルＭＯＳトランジスタ５１．１〜５１．３，…を
導通させ、テスト用フットプリント１５．１，１５．２
間の導通チェックを行なえばよいことなる。本来未接続
状態にある両者はショート不良時には、このチェックで
接続されている結果となる。
【００４５】この実施の形態でも、実施の形態１と同様
の効果が得られる。また、テスト時には、奇数番のすべ
ての信号入出力端子３．１，３．３，３．５，…同士が
接続され、かつ偶数番のすべての信号入出力端子３．
２，３．４，…同士が接続されるので、任意の奇数番の
信号入出力端子（たとえば３．１）と任意の偶数番の信
号入出力端子（たとえば３．２）との導通チェックを実
施することにより、１回の導通チェックでショート不良
の有無を検出することができる。
の効果が得られる。また、テスト時には、奇数番のすべ
ての信号入出力端子３．１，３．３，３．５，…同士が
接続され、かつ偶数番のすべての信号入出力端子３．
２，３．４，…同士が接続されるので、任意の奇数番の
信号入出力端子（たとえば３．１）と任意の偶数番の信
号入出力端子（たとえば３．２）との導通チェックを実
施することにより、１回の導通チェックでショート不良
の有無を検出することができる。
【００４６】［実施の形態３］図６は、この発明の実施
の形態３による半導体回路装置実装体の半導体回路装置
６０の内部構成を示す一部破断した平面図である。
の形態３による半導体回路装置実装体の半導体回路装置
６０の内部構成を示す一部破断した平面図である。
【００４７】図６を参照して、この半導体回路装置６０
が図５の半導体回路装置５０と異なる点は、データの読
出および書込のうちのいずれか一方のみを許可する読出
／書込制御信号Ｒ／Ｗを入力するための信号入力端子６
１と、この読出／書込制御信号Ｒ／Ｗによって制御され
るゲート回路６２とが新たに設けられている点である。
が図５の半導体回路装置５０と異なる点は、データの読
出および書込のうちのいずれか一方のみを許可する読出
／書込制御信号Ｒ／Ｗを入力するための信号入力端子６
１と、この読出／書込制御信号Ｒ／Ｗによって制御され
るゲート回路６２とが新たに設けられている点である。
【００４８】ゲート回路６２は、ＮＯＲゲート６３およ
びインバータ６４を含む。テスト信号ＩＦはインバータ
６４を介してＮＯＲゲート６３の一方入力ノードに入力
され、読出／書込制御信号Ｒ／ＷはＮＯＲゲート６３の
他方入力ノードに直接入力される。ＮＯＲゲート６３の
出力ノードはＮチャネルＭＯＳトランジスタ５１．１〜
５１．３，…のゲートに接続される。
びインバータ６４を含む。テスト信号ＩＦはインバータ
６４を介してＮＯＲゲート６３の一方入力ノードに入力
され、読出／書込制御信号Ｒ／ＷはＮＯＲゲート６３の
他方入力ノードに直接入力される。ＮＯＲゲート６３の
出力ノードはＮチャネルＭＯＳトランジスタ５１．１〜
５１．３，…のゲートに接続される。
【００４９】読出／書込制御信号Ｒ／Ｗがデータの読出
を許可する「Ｈ」レベルである場合は、ＮＯＲゲート６
３の出力はテスト信号ＩＦのレベルに関係なく「Ｌ」レ
ベルに固定される。したがって、データ読出時はテスト
が禁止される。
を許可する「Ｈ」レベルである場合は、ＮＯＲゲート６
３の出力はテスト信号ＩＦのレベルに関係なく「Ｌ」レ
ベルに固定される。したがって、データ読出時はテスト
が禁止される。
【００５０】読出／書込制御信号Ｒ／Ｗがデータの書込
を許可する「Ｌ」レベルである場合は、ＮＯＲゲート６
３の出力はテスト信号ＩＦと同じなる。したがって、テ
スト信号ＩＦを活性化レベルの「Ｈ」レベルにしてＮチ
ャネルＭＯＳトランジスタ５１．１〜５１．３，…を導
通させることにより、実施の形態２と同様、信号入出力
端子３．１〜３．５，…とフットプリント１１の導通チ
ェックを容易に行なうことができる。
を許可する「Ｌ」レベルである場合は、ＮＯＲゲート６
３の出力はテスト信号ＩＦと同じなる。したがって、テ
スト信号ＩＦを活性化レベルの「Ｈ」レベルにしてＮチ
ャネルＭＯＳトランジスタ５１．１〜５１．３，…を導
通させることにより、実施の形態２と同様、信号入出力
端子３．１〜３．５，…とフットプリント１１の導通チ
ェックを容易に行なうことができる。
【００５１】この実施の形態でも、実施の形態２と同じ
効果が得られる。また、テスト信号ＩＦを「Ｈ」レベル
とし読出／書込制御信号Ｒ／Ｗを「Ｌ」レベルとした場
合は、奇数番の信号入出力端子３．１，３．３，３．
５，…同士が接続され、かつ偶数番の信号入出力端子
３．２，３．４，…同士が接続されるので、２つのドラ
イバでデータの書込を行なうことができる。
効果が得られる。また、テスト信号ＩＦを「Ｈ」レベル
とし読出／書込制御信号Ｒ／Ｗを「Ｌ」レベルとした場
合は、奇数番の信号入出力端子３．１，３．３，３．
５，…同士が接続され、かつ偶数番の信号入出力端子
３．２，３．４，…同士が接続されるので、２つのドラ
イバでデータの書込を行なうことができる。
【００５２】
【発明の効果】以上のように、請求項１に係る発明で
は、半導体装置の複数の信号端子が２つずつグループ化
され、各グループの２つの信号端子間にスイッチ手段が
接続される。したがって、半導体装置の信号端子と基板
の信号配線との接続状態のテスト時には、各スイッチ手
段を導通させて２つの信号配線間が導通しているか否か
をテストすればよい。よって、たとえ半導体装置の信号
端子のピッチが小さくなっても、半導体装置の信号端子
と基板の信号配線との接続状態のテストを容易に行なう
ことができる。
は、半導体装置の複数の信号端子が２つずつグループ化
され、各グループの２つの信号端子間にスイッチ手段が
接続される。したがって、半導体装置の信号端子と基板
の信号配線との接続状態のテスト時には、各スイッチ手
段を導通させて２つの信号配線間が導通しているか否か
をテストすればよい。よって、たとえ半導体装置の信号
端子のピッチが小さくなっても、半導体装置の信号端子
と基板の信号配線との接続状態のテストを容易に行なう
ことができる。
【００５３】請求項２に係る発明では、複数の信号端子
が奇数番同士でグループ化されるとともに偶数番同士で
グループ化されている。したがって、スイッチ手段を導
通させて任意の奇数番の信号端子と任意の偶数番の信号
端子とが導通しているか否かをテストすることにより、
隣接する２つの信号端子がショートしているか否かを容
易にテストできる。
が奇数番同士でグループ化されるとともに偶数番同士で
グループ化されている。したがって、スイッチ手段を導
通させて任意の奇数番の信号端子と任意の偶数番の信号
端子とが導通しているか否かをテストすることにより、
隣接する２つの信号端子がショートしているか否かを容
易にテストできる。
【００５４】請求項３に係る発明では、スイッチ手段を
導通状態にするためのテスト信号が外部から与えられる
テスト信号入力端子がさらに設けられる。このため、ス
イッチ手段の制御を容易に行なうことができる。
導通状態にするためのテスト信号が外部から与えられる
テスト信号入力端子がさらに設けられる。このため、ス
イッチ手段の制御を容易に行なうことができる。
【００５５】請求項４に係る発明では、テスト信号入力
端子にテスト信号が与えられたことに応じて、各スイッ
チ手段を予め定める時間ずつ順次導通状態にするスイッ
チ制御手段がさらに設けられる。このため、テストを容
易にかつ能率よく行なうことができる。
端子にテスト信号が与えられたことに応じて、各スイッ
チ手段を予め定める時間ずつ順次導通状態にするスイッ
チ制御手段がさらに設けられる。このため、テストを容
易にかつ能率よく行なうことができる。
【００５６】請求項５に係る発明では、データの書込を
許可する書込許可信号が与えられ、、かつテスト信号入
力端子にテスト信号が与えられたことに応じて、スイッ
チ手段を導通状態にするスイッチ制御手段がさらに設け
られる。このため、データの読出時にテストが行なわれ
ることが防止される。
許可する書込許可信号が与えられ、、かつテスト信号入
力端子にテスト信号が与えられたことに応じて、スイッ
チ手段を導通状態にするスイッチ制御手段がさらに設け
られる。このため、データの読出時にテストが行なわれ
ることが防止される。
【００５７】請求項６に係る発明では、半導体装置の複
数の信号端子が２つずつグループ化され、各グループの
２つの信号端子間にスイッチ手段が接続され、基板の各
信号配線にテスト端子が設けられる。したがって、半導
体装置の信号端子と基板の信号配線との接続状態のテス
ト時には、各スイッチ手段を導通させて２つのテスト端
子間が導通しているか否かをテストすればよい。よっ
て、たとえ半導体装置の信号端子のピッチが小さくなっ
ても、半導体装置の信号端子と基板の信号配線との接続
状態のテストを容易に行なうことができる。
数の信号端子が２つずつグループ化され、各グループの
２つの信号端子間にスイッチ手段が接続され、基板の各
信号配線にテスト端子が設けられる。したがって、半導
体装置の信号端子と基板の信号配線との接続状態のテス
ト時には、各スイッチ手段を導通させて２つのテスト端
子間が導通しているか否かをテストすればよい。よっ
て、たとえ半導体装置の信号端子のピッチが小さくなっ
ても、半導体装置の信号端子と基板の信号配線との接続
状態のテストを容易に行なうことができる。
【図１】 この発明の実施の形態１による半導体回路装
置実装体の構成を示す一部破断した平面図である。
置実装体の構成を示す一部破断した平面図である。
【図２】 図１に示した半導体回路装置１ａの内部構成
を示す一部破断した平面図である。
を示す一部破断した平面図である。
【図３】 図２に示したカウンタ回路の構成を示す一部
省略した回路図である。
省略した回路図である。
【図４】 図３に示したカウンタ回路の動作を示すタイ
ムチャートである。
ムチャートである。
【図５】 この発明の実施の形態２による半導体回路装
置実装体の半導体回路装置の内部構成を示す一部破断し
た平面図である。
置実装体の半導体回路装置の内部構成を示す一部破断し
た平面図である。
【図６】 この発明の実施の形態３による半導体回路装
置実装体の半導体回路装置の内部構成を示す一部破断し
た平面図である。
置実装体の半導体回路装置の内部構成を示す一部破断し
た平面図である。
【図７】 従来の半導体回路装置実装体の構成を示す一
部破断した平面図である。
部破断した平面図である。
【図８】 図７に示した半導体回路装置の内部構成を示
す一部破断した平面図である。
す一部破断した平面図である。
１ａ，１ｂ，５０，６０，７１ａ，７１ｂ 半導体回路
装置、２，３．１〜３．５，７２ 信号入出力端子、４
テスト信号入力端子、５ クロック信号入力端子、１
０，８０ プリント配線基板、１１，１５．１〜１５．
３，１６，１７，８１ フットプリント、１２ａ，１２
ｂ，８２ａ，８２ｂ 多層配線、１３，８３ ビアホー
ル、１４，８４ 外部接続端子、２０，９０ パッケー
ジ、２１，９１ チップ、２２，９２ 金線、２３，９
３ パッド、２４，９４ 保護回路、２５．１〜２５．
５，２７，２８，５２，９５ 金属配線、２６．１〜２
６．４，３６，４２，５１．１〜５１．３ Ｎチャネル
ＭＯＳトランジスタ、３４，３５，４０，４１ トラン
スファーゲート、３０ カウンタ回路、３１，３２，３
７，３８，４３，４４，６４ インバータ、３３．１
ａ，３３．１ｂ，３３．２ａ ラッチ回路、６２ ゲー
ト回路、６３ ＮＯＲゲート。
装置、２，３．１〜３．５，７２ 信号入出力端子、４
テスト信号入力端子、５ クロック信号入力端子、１
０，８０ プリント配線基板、１１，１５．１〜１５．
３，１６，１７，８１ フットプリント、１２ａ，１２
ｂ，８２ａ，８２ｂ 多層配線、１３，８３ ビアホー
ル、１４，８４ 外部接続端子、２０，９０ パッケー
ジ、２１，９１ チップ、２２，９２ 金線、２３，９
３ パッド、２４，９４ 保護回路、２５．１〜２５．
５，２７，２８，５２，９５ 金属配線、２６．１〜２
６．４，３６，４２，５１．１〜５１．３ Ｎチャネル
ＭＯＳトランジスタ、３４，３５，４０，４１ トラン
スファーゲート、３０ カウンタ回路、３１，３２，３
７，３８，４３，４４，６４ インバータ、３３．１
ａ，３３．１ｂ，３３．２ａ ラッチ回路、６２ ゲー
ト回路、６３ ＮＯＲゲート。
Claims (6)
- 【請求項１】 複数の信号配線を有する基板上に設けら
れる半導体装置であって、 予め２つずつグループ化され、かつそれぞれが、前記複
数の信号配線に対応して設けられて対応の信号配線と接
続され、前記半導体装置の内部と外部との間で信号の入
力および出力のうちの少なくともいずれか一方を行なう
ための複数の信号端子、および前記信号端子の各グルー
プに対応して設けられて対応のグループの２つの信号端
子間に接続され、該２つの信号端子と対応の２つの信号
配線との間の接続状態をテストするときに導通状態にさ
れるスイッチ手段を備える、半導体装置。 - 【請求項２】 前記複数の信号端子は、奇数番同士でグ
ループ化されるとともに、偶数番同士でグループ化され
ている、請求項１に記載の半導体装置。 - 【請求項３】 さらに、前記スイッチ手段を導通状態に
するためのテスト信号が外部から与えられるテスト信号
入力端子を備える、請求項１または２に記載の半導体装
置。 - 【請求項４】 さらに、前記テスト信号入力端子に前記
テスト信号が与えられたことに応じて、各スイッチ手段
を予め定める時間ずつ順次導通状態にするスイッチ制御
手段を備える、請求項３に記載の半導体装置。 - 【請求項５】 前記半導体装置はデータの書込および読
出が可能になっていて、 さらに、前記データの書込を許可する書込許可信号が与
えられ、かつ前記テスト信号入力端子に前記テスト信号
が与えられたことに応じて、前記スイッチ手段を導通状
態にするスイッチ制御手段を備える、請求項３に記載の
半導体装置。 - 【請求項６】 半導体装置が基板上に設けられた半導体
装置実装体であって、 前記基板は、 複数の信号配線、および各信号配線に対応して設けられ
て対応の信号配線に接続されたテスト端子を含み、 前記半導体装置は、 予め２つずつグループ化され、かつそれぞれが、前記複
数の信号配線に対応して設けられて対応の信号配線に接
続され、前記半導体装置の内部と外部との間で信号の入
力および出力のうちの少なくともいずれか一方を行なう
ための複数の信号端子、および前記信号端子の各グルー
プに対応して設けられて対応のグループの２つの信号端
子間に接続され、該２つの信号端子と対応の２つの信号
配線との間の接続状態を対応のテスト端子からテストす
るときに導通状態にされるスイッチ手段を含む、半導体
装置実装体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8159564A JPH1010193A (ja) | 1996-06-20 | 1996-06-20 | 半導体装置およびそれを用いた半導体装置実装体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8159564A JPH1010193A (ja) | 1996-06-20 | 1996-06-20 | 半導体装置およびそれを用いた半導体装置実装体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1010193A true JPH1010193A (ja) | 1998-01-16 |
Family
ID=15696492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8159564A Withdrawn JPH1010193A (ja) | 1996-06-20 | 1996-06-20 | 半導体装置およびそれを用いた半導体装置実装体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1010193A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009092529A (ja) * | 2007-10-10 | 2009-04-30 | Elpida Memory Inc | 半導体回路およびその検査方法 |
| JP2010271182A (ja) * | 2009-05-21 | 2010-12-02 | Mitsubishi Electric Corp | 接続異常検出装置およびそれを用いた車載用電子機器 |
| JP2015102374A (ja) * | 2013-11-22 | 2015-06-04 | 日置電機株式会社 | 基板検査装置、集積回路検査装置、集積回路、基板検査方法および集積回路検査方法 |
| CN113594220A (zh) * | 2021-07-30 | 2021-11-02 | 京东方科技集团股份有限公司 | 显示基板及其测试方法、制备方法、显示装置 |
-
1996
- 1996-06-20 JP JP8159564A patent/JPH1010193A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009092529A (ja) * | 2007-10-10 | 2009-04-30 | Elpida Memory Inc | 半導体回路およびその検査方法 |
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| JP2015102374A (ja) * | 2013-11-22 | 2015-06-04 | 日置電機株式会社 | 基板検査装置、集積回路検査装置、集積回路、基板検査方法および集積回路検査方法 |
| CN113594220A (zh) * | 2021-07-30 | 2021-11-02 | 京东方科技集团股份有限公司 | 显示基板及其测试方法、制备方法、显示装置 |
| CN113594220B (zh) * | 2021-07-30 | 2024-05-14 | 京东方科技集团股份有限公司 | 显示基板及其测试方法、制备方法、显示装置 |
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|---|---|---|---|
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