JP2009092529A - 半導体回路およびその検査方法 - Google Patents

Abstract

【課題】入力信号を共通化した場合でも、オープンピン不良を検出すること。
【解決手段】半導体回路１０の端子オープンを検査する検査回路は、入力回路部３０の出力をその入力に受けて、複数の入力信号に対して所定の論理演算を施し、論理演算結果を出力する論理回路１００を備える。半導体回路１０は、論理演算結果により端子オープンの有無を判定可能としている。論理回路１００は、ＯＲ回路部２００およびＡＮＤ回路部３００を有する。ＯＲ回路部２００は、複数の入力端子のすべてに論理“Ｌ”レベルが供給された場合、複数の入力端子に異常がなければ、論理“Ｌ”レベルの信号を出力するように構成される。ＡＮＤ回路部３００は、複数の入力端子のすべてに論理“Ｈ”レベルが供給された場合、複数の入力端子に異常がなければ、論理“Ｈ”レベルの信号を出力するように構成される。
【選択図】 図３

Description

本発明は、半導体回路およびその検査方法に関する。

半導体回路の縮小化に伴い、この半導体回路を試験するための半導体試験装置（ＬＳＩテスタ）の物理的な要素の関係で、試験が制限されるという問題がある。測定効率の向上施策ではあるが、近年、確実な不良品の排除も必要になってきている。

ここで、半導体回路を試験する場合、１個の半導体回路だけを試験するのは非常に効率が悪いので、同じ種類の半導体回路を複数個並列に並べた状態で、並列に（同時に）試験することが行なわれる。

図１及び図２を参照して、半導体回路を複数個並列に並べた半導体装置を半導体試験装置（ＬＳＩテスタ）で試験する場合の、第１及び第２の関連する試験（テスタ測定）方法について説明する。

ここでは、半導体装置が３つの半導体回路（チップ）、すなわち、Ｃｈｉｐ−Ａ、Ｃｈｉｐ−Ｂ、およびＣｈｉｐ−Ｃを備えた場合を例に挙げて説明する。Ｃｈｉ−Ａは第１の半導体回路（チップ）と呼ばれ、Ｃｈｉｐ−Ｂは第２の半導体回路（チップ）と呼ばれ、Ｃｈｉｐ−Ｃは第３の半導体回路（チップ）と呼ばれる。尚、一般的には、半導体装置は、Ｐ個の半導体回路（チップ）から構成されてよい。ここで、Ｐは２以上の整数である。

一般的には、各半導体回路は、第１乃至第Ｎの入力端子と、第１乃至第Ｍの入出力端子（出力端子）とを持つ。ここで、ＮおよびＭの各々は、２以上の整数である。ここでは、説明を簡略化する為に、Ｎが４に等しく、Ｍが２に等しい場合を例に挙げて説明する。

第１の半導体回路Ｃｈｉｐ−Ａは、第１乃至第４の入力端子１１in、１２in、１３inおよび１４inと、第１及び第２の入出力端子２１outおよび２２outとを持つ。同様に、第２の半導体チップＣｈｉｐ−Ｂは、第１乃至第４の入力端子１１in〜１４inと、第１及び第２の入出力端子２１outおよび２２outとを持つ。第３の半導体チップＣｈｉｐ−Ｃは、第１乃至第４の入力端子１１in〜１４inと、第１及び第２の入出力端子２１outおよび２２outとを持つ。尚、第１及び第２の入出力端子２１outおよび２２outは、第１及び第２の出力端子であって良い。

図１に示した第１の関連するテスタ測定方法では、第１の半導体チップＣｈｉｐ−Ａの第１乃至第４の入力端子１１in〜１４inに対してＬＳＩテスタ（半導体試験装置）からの第１乃至第４の入力ピンＩｎ１，Ｉｎ２，Ｉｎ３およびＩｎ４が割り当てられ、第１の半導体チップＣｈｉｐ−Ａの第１及び第２の入出力端子２１outおよび２２outに対してＬＳＩテスタ（半導体試験装置）からの第１及び第２の入出力ピンＩＯ１およびＩＯ２が割り当てられる。同様に、第２の半導体チップＣｈｉｐ−Ｂの第１乃至第４の入力端子１１in〜１４inに対してＬＳＩテスタ（半導体試験装置）からの第５乃至第８の入力ピンＩｎ１’，Ｉｎ２’，Ｉｎ３’およびＩｎ４’が割り当てられ、第２の半導体チップＣｈｉｐ−Ｂの第１及び第２の入出力端子２１outおよび２２outに対してＬＳＩテスタ（半導体試験装置）からの第３及び第４の入出力ピンＩＯ１’およびＩＯ２’が割り当てられる。第３の半導体チップＣｈｉｐ−Ｃの第１乃至第４の入力端子１１in〜１４inに対してＬＳＩテスタ（半導体試験装置）からの第９乃至第１２の入力ピンＩｎ１”，Ｉｎ２”，Ｉｎ３”およびＩｎ４”が割り当てられ、第３の半導体チップＣｈｉｐ−Ｃの第１及び第２の入出力端子２１outおよび２２outに対してＬＳＩテスタ（半導体試験装置）からの第５及び第６の入出力ピンＩＯ１”およびＩＯ２”が割り当てられる。

このため、ＬＳＩテスタ（半導体試験装置）からの入力ピン数は、１つの半導体回路の『入力ピン数』×『同時測定数』分だけ必要となり、ＬＳＩテスタ（半導体試験装置）からの入出力ピン数は、個々の半導体回路の試験判定を行う『使用本数』×『同時測定数』が必要とされる。

図２に示した第２の関連するテスタ測定方法は、図１に示した第１の関連するテスタ測定方法に対して、同じ入力信号を共通化したものである。すなわち、第２の関連するテスタ測定方法では、第１の半導体チップＣｈｉｐ−Ａの第１乃至第４の入力端子１１in〜１４in、第２の半導体チップＣｈｉｐ−Ｂの第１乃至第４の入力端子１１in〜１４in、および第３の半導体チップＣｈｉｐ−Ｃの第１乃至第４の入力端子１１in〜１４inに対してＬＳＩテスタ（半導体試験装置）からの第１乃至第４の入力ピンＩｎ１，Ｉｎ２，Ｉｎ３およびＩｎ４が共通に割り当てられている。

このように、第２の関連するテスタ測定方法では、同じ入力信号を共通化することで、半導体試験装置（ＬＳＩテスタ）の配線数を低減でき、同時測定数を増やしている。但し、入出力ピンは、通常、共通化はしない。

本発明と関連する種々の半導体回路および検査方法が提案されている。例えば、特許文献１（特開２００５−０２４２５３号公報）は、電源端子およびグランド端子のオープン（ボンディング不良）を検査する検査回路を有する半導体装置を開示している。この特許文献１では、トランジスタの電流値を測定して、電源端子およびグランド端子のボンディング不良を判定している。

また、ＬＳＩテスタ（半導体試験装置）からの入力ピンおよび出力ピンの共通化を図った従来技術も知られている（例えば、特許文献２（特開２０００−２７７６９０号公報）参照）。この特許文献２に開示された半導体集積回路は、製品としての機能を実現する内部回路と、選択回路とを備えている。半導体集積回路は、選択信号が入力される選択端子と、複数の制御信号が入力される複数の制御信号入力端子と、複数の応答信号をそれぞれ出力する複数の応答信号出力端子とを持つ。選択回路は、選択信号によって半導体集積回路が選択されているときには、半導体試験装置から複数の制御信号入力端子に入力された複数の制御信号を内部回路に入力し、複数の制御信号に従って内部回路から出力された複数の応答信号を複数の応答信号出力端子から半導体試験装置に出力する。半導体試験装置によって半導体集積回路を複数並列に試験する場合、全ての半導体集積回路の複数の制御信号入力端子を半導体試験装置の複数の出力端子に共通接続しておくと共に、全ての半導体集積回路の複数の応答信号出力端子を半導体試験装置の複数の応答信号入力端子に共通接続しておく。そして、半導体試験装置から全ての半導体集積回路に同時に複数の制御信号を送信し、選択信号により半導体集積回路を順次選択し、選択した半導体集積回路から半導体試験装置に複数の応答信号を順次送信している。

特開２００５−０２４２５３号公報 特開２０００−２７７６９０号公報（図１、図３、［００２４］〜［００３３］）

図２に図示した第２の関連するテスタ測定方法には次のような課題がある。第２の関連するテスタ測定方法では、同じ信号線を共通化することで同時測定数の増加が期待できるが、オープンピン不良を検出することができない。

従来、オープンピン不良の検出は、次の様にして行われる。すなわち、測定ピンに対して負電圧を与え、電流が流れることで導通または非導通を判定し不良品を検出する。

しかしながら、図２に図示した第２の関連するテスタ測定方法では、信号線を共通としたため、この電流値を測定したときに何らかの異常を検出することはできるが、不良を持つ半導体回路を特定するには至らないという問題点がある。

尚、特許文献１は、グランド端子のオープン（ボンディング不良）を検査する技術的思想を開示しているに過ぎず、一般的な端子（例えば、アドレス入力端子や、データ入出力端子、制御端子）におけるオープン（ボンディング不良）を検査するものではない。しかも、特許文献１では、複数の入力端子のオープン（ボンディング不良）を一度に検査する技術については、何ら開示せず、示唆もしていない。

特許文献２は、半導体集積回路の内部回路を半導体試験装置により試験する技術的思想を開示しているに過ぎず、半導体集積回路の複数の入力端子のオープン（ボンディング不良）を検査することについては何ら開示せず、示唆していない。また、特許文献２では、半導体集積回路を複数個並列に並べた場合に半導体集積回路を特定（選択）するために、個々の半導体集積回路には外部から選択信号を入力するための選択信号入力端子を備えることが必要となる。また、半導体試験装置（ＬＳＩテスタ）は、複数の半導体集積回路へ各々選択信号を供給するための複数の選択信号出力端子を備える必要がある。また、選択信号により半導体集積回路を順番に選択しているので、半導体集積装置を一度に試験することはできない。

したがって、本発明の課題は、入力信号を共通化した場合でも、オープンピン不良を検出することができる、半導体回路およびその検査方法を提供することにある。

本発明の課題は、半導体回路を複数個並列に並べて半導体装置の端子オープンを検査する場合に、不良のある半導体回路を特定することができる、半導体装置の検査方法を提供することにある。

本発明の第１の態様によれば、半導体回路の端子オープンを検査する検査回路を備えた半導体回路であって、半導体回路は複数の入力端子を持ち、半導体回路は、複数の入力端子に接続された入力回路部を備え、検査回路は、入力回路部の出力をその入力に受けて、複数の入力信号に対して所定の論理演算を施し、論理演算結果を出力する論理回路を備え、論理演算結果により端子オープンの有無を判定可能としたことを特徴とする半導体回路が得られる。

上記本発明の第１の態様による半導体回路において、論理回路は、少なくとも２種類の異なる論理回路部から構成されて良い。例えば、論理回路は、少なくとも２種類の異なる論理回路部として、ＯＲ回路部およびＡＮＤ回路部を有して良い。この場合、ＯＲ回路部は、複数の入力端子のすべてに論理“Ｌ”レベルが供給された場合、複数の入力端子に異常がなければ、論理“Ｌ”レベルの信号を出力するように構成され、ＡＮＤ回路部は、複数の入力端子のすべてに論理“Ｈ”レベルが供給された場合、複数の入力端子に異常がなければ、論理“Ｈ”レベルの信号を出力するように構成される。ＯＲ回路部は、複数の入力端子に入力回路部を介して縦続接続された複数の２入力ＯＲ回路から構成されて良く、ＡＮＤ回路部は、複数の入力端子に入力回路部を介して縦続接続された複数の２入力ＡＮＤ回路から構成されて良い。半導体回路は、第１および第２の出力端子を持ち、半導体回路は、第１および第２の出力端子に接続された出力回路部を備えて良い。この場合、検査回路は、ＯＲ回路部の出力信号を反転して出力回路部を介して第１の出力端子に供給するインバータを更に備えることが好ましく、ＡＮＤ回路部の出力信号は、出力回路部を介して第２の出力端子に供給されることが好ましい。

本発明の第２の態様によれば、上記半導体回路の端子オープンを検査する方法であって、複数の入力端子のすべてに、論理“Ｈ”レベル又は論理“Ｌ”レベルの一方を印加し、複数の入力端子のすべてに、論理“Ｈ”レベル又は論理“Ｌ”レベルの他方を印加し、論理回路の出力信号のレベルで、半導体回路の端子オープンの有無を判定することを特徴とする半導体回路の検査方法が得られる。

本発明の第３の態様によれば、上記半導体回路を複数個並列に並べた半導体装置の端子オープンを検査する方法であって、全ての半導体回路の対応する複数の入力端子同士をそれぞれ共通に接続しておき、複数の入力端子のすべてに、論理“Ｈ”レベル又は論理“Ｌ”レベルの一方を印加し、複数の入力端子のすべてに、論理“Ｈ”レベル又は論理“Ｌ”レベルの他方を印加し、論理回路の出力信号のレベルで、半導体装置の端子オープンの有無を半導体回路個別に判定することを特徴とする半導体装置の検査方法が得られる。

上記本発明の第１の態様による半導体回路において、検査回路は、入力回路部を介して複数の入力端子から供給される入力信号をひとつ置きに反転するための複数のインバータを更に備えても良い。

本発明の第４の態様によれば、上記半導体回路の端子オープンを検査する方法であって、複数の入力端子に、論理レベルが順番に反転したビットパラレルの第１の入力信号を印加し、複数の入力端子に、第１の入力信号を反転して得られるビットパラレルの第２の入力信号を印加し、論理回路の出力信号のレベルで、半導体回路の端子オープンの有無を判定することを特徴とする半導体回路の検査方法が得られる。

本発明の第５の態様によれば、上記半導体回路を複数個並列に並べた半導体装置の端子オープンを検査する方法であって、全ての半導体回路の対応する複数の入力端子同士をそれぞれ共通に接続しておき、複数の入力端子に、論理レベルが順番に反転したビットパラレルの第１の入力信号を印加し、複数の入力端子に、第１の入力信号を反転して得られるビットパラレルの第２の入力信号を印加し、論理回路の出力信号のレベルで、半導体装置の端子オープンの有無を半導体回路個別に判定することを特徴とする半導体装置の検査方法が得られる。

本発明による半導体回路では、検査回路が、入力回路部の出力をその入力に受けて、複数の入力信号に対して所定の論理演算を施し、論理演算結果を出力する論理回路を備え、論理演算結果により端子オープンの有無を判定可能としたので、入力信号を共通化した場合でも、オープンピン不良を検出することができる。

以下、本発明の実施例について図面を参照して詳細に説明する。

図３を参照して、本発明の第１の実施例に係る半導体回路１０について説明する。図３は半導体回路１０の入力回路の部分を図示したもので、半導体回路１０内の検査回路として論理回路１００を用いた例を示している。

一般的には、上述したように、半導体回路は、第１乃至第Ｎの入力端子と、第１乃至第Ｍの出力端子（入出力端子）とを持つ。ここで、ＮおよびＭの各々は、２以上の整数である。ここでは、説明を簡単にする為に、Ｎが４に等しく、Ｍが２に等しい場合を例に挙げて説明する。

図示の半導体回路１０は、第１乃至第４の入力端子１１in、１２in、１３inおよび１４inと、第１および第２の出力端子２１outおよび２２outとを持つ。第１乃至第４の入力端子１１in〜１４inは、図２に示されるように、他の半導体回路の第１乃至第４の入力端子と各々つながり、半導体試験装置（図示せず）の第１乃至第４の入力ピンＩｎ１，Ｉｎ２，Ｉｎ３およびＩｎ４から共通の入力信号が印加される。第１および第２の出力端子２１outおよび２２outには、半導体回路個々の判定が可能なように、半導体試験装置の第１および第２の入出力ピン入出力ピンＩＯ１およびＩＯ２が使用される（割り当てられる）。

半導体回路１０は、第１乃至第４の入力端子１１in〜１４inに接続された入力回路部３０と、第１および第２の出力端子２１outおよび２２outに接続された出力回路部４０とを備える。図３に示されるように、論理回路１００は、入力回路部３０と出力回路部４０との間に挿入されている。尚、図示はしないが、半導体回路１０は、その内部に、入力回路部３０と出力回路部４０とに接続された内部回路を備えている。この内部回路は、製品としての機能を実現する回路である。

図示の例では、入力回路部３０は、第１乃至第４の入力端子１１in〜１４inにそれぞれ接続された第１乃至第４の入力バッファ３１、３２、３３および３４から構成されている。また、出力回路部４０は、第１および第２の出力端子２１outおよび２２outにそれぞれ接続され第１および第２の出力バッファ４１および４２から構成されている。

半導体回路１０には、信号TestFlag-1が供給される。この信号TestFlag-1は、当該半導体回路１０のテストを行なう際のイネーブル信号である。イネーブル信号TestFlag-1は、試験時は論理“Ｈ”レベルの信号で、論理回路１００と出力回路部４０が動作可能となる。

論理回路１００は、入力回路部３０の出力をその入力に受けて、複数の入力信号に対して所定の論理演算を施し、論理演算結果を出力する回路である。検査回路（論理回路）１００は、この論理演算結果により半導体回路１０の端子オープンを判定可能である。

図示の論理回路１００は、２種類の異なる論理回路部から構成されている。本例では、論理回路１００は、２種類の異なる論理回路部として、ＯＲ回路部２００とＡＮＤ回路部３００とを有している。しかしながら、論理回路は、図示のものには限定されず、１種類の論理回路部から構成されても良いし、３種類以上の論理回路部から構成されても良い。また、論理回路部も、ＯＲ回路部２００とＡＮＤ回路部３００との組み合わせに限定されず、種々の論理回路部の組み合わせを使用できる。

ＯＲ回路部２００は、第１乃至第４の入力端子１１in〜１４inのすべてに論理“Ｌ”レベルの入力信号が供給された場合、第１乃至第４の入力端子１１in〜１４inに異常がなければ、論理“Ｌ”レベルの信号を出力するように構成されている。

一方、ＡＮＤ回路部３００は、第１乃至第４の入力端子１１in〜１４inのすべてに論理“Ｈ”レベルの入力信号が供給された場合、第１乃至第４の入力端子１１in〜１４inに異常がなければ、論理“Ｈ”レベルの信号を出力するように構成されている。

図示の例では、ＯＲ回路部２００は、第１乃至第４のＯＲ回路２１０、２２０、２３０および２４０から構成される。第１乃至第４のＯＲ回路２１０〜２４０の各々は、２入力のＯＲ回路構成となっている。第１乃至第４のＯＲ回路２１０〜２４０は、縦続接続されている。すなわち、ＯＲ回路部２００は、第１乃至第４の入力端子１１in〜１４inに入力回路部３０を介して縦続接続された第１乃至第４の２入力ＯＲ回路２１０〜２４０から構成されている。

詳述すると、第１のＯＲ回路２１０の一方の入力端子には、第１の入力バッファ３１を介して第１の入力端子１１inが接続され、他方の入力端子には、インバータ５１を介してイネーブル信号TestFlag-1が供給される。第２のＯＲ回路２２０の一方の入力端子には、第２の入力バッファ３２を介して第２の入力端子１２inが接続され、他方の入力端子には、第１のＯＲ回路２１０の出力信号が供給される。同様に、第３のＯＲ回路２３０の一方の入力端子には、第３の入力バッファ３３を介して第３の入力端子１３inが接続され、他方の入力端子には、第２のＯＲ回路２２０の出力信号が供給される。第４のＯＲ回路２４０の一方の入力端子には、第４の入力バッファ３４を介して第４の入力端子１４inが接続され、他方の入力端子には、第３のＯＲ回路２３０の出力信号が供給される。第４のＯＲ回路２４０の出力信号は、インバータ５２および第１の出力バッファ４１を介して、第１の出力端子２１outへ供給される。

図示の例では、第１のＯＲ回路２１０は、ＮＯＲゲート２１１と、インバータゲート２１２とから構成されている。ＮＯＲゲート２１１は、第１の入力端子１１inから第１の入力バッファ３１を介して入力された入力信号と、イネーブル信号TestFlag-1をインバータ５１で反転した信号とのＮＯＲ演算をとり、ＮＯＲ演算結果信号を出力する。インバータゲート２１２は、このＮＯＲ演算結果信号を反転して、反転した信号を第１のＯＲ回路２１０の出力信号として出力する。

第２のＯＲ回路２２０は、２つのインバータゲート２２１および２２２と、ＮＡＮＤゲート２２３とから構成されている。インバータゲート２２１は、第２の入力端子１２inから第２の入力バッファ３２を介して入力された入力信号を反転して、第１の反転した信号を出力する。インバータゲート２２２は、第１のＯＲ回路２１０の出力信号を反転して、第２の反転した信号を出力する。ＮＡＮＤゲート２２３は、インバータゲート２２１の出力信号（第１の反転して信号）と、インバータゲート２２２の出力信号（第２の反転した信号）とのＮＡＮＤ演算をとり、ＮＡＮＤ演算結果信号を第２のＯＲ回路２２０の出力信号として出力する。

同様に、第３のＯＲ回路２３０は、２つのインバータゲート２３１および２３２と、ＮＡＮＤゲート２３３とから構成されている。インバータゲート２３１は、第３の入力端子１３inから第３の入力バッファ３３を介して入力された入力信号を反転して、第１の反転した信号を出力する。インバータゲート２３２は、第２のＯＲ回路２２０の出力信号を反転して、第２の反転した信号を出力する。ＮＡＮＤゲート２３３は、インバータゲート２３１の出力信号（第１の反転して信号）と、インバータゲート２３２の出力信号（第２の反転した信号）とのＮＡＮＤ演算をとり、ＮＡＮＤ演算結果信号を第３のＯＲ回路２３０の出力信号として出力する。

第４のＯＲ回路２４０は、２つのインバータゲート２４１および２４２と、ＮＡＮＤゲート２４３とから構成されている。インバータゲート２４１は、第４の入力端子１４inから第４の入力バッファ３４を介して入力された入力信号を反転して、第１の反転した信号を出力する。インバータゲート２４２は、第３のＯＲ回路２３０の出力信号を反転して、第２の反転した信号を出力する。ＮＡＮＤゲート２４３は、インバータゲート２４１の出力信号（第１の反転して信号）と、インバータゲート２４２の出力信号（第２の反転した信号）とのＮＡＮＤ演算をとり、ＮＡＮＤ演算結果信号を第４のＯＲ回路２４０の出力信号として出力する。

第４のＯＲ回路２４０の出力信号は、ＯＲ回路部２００の出力信号としてインバータ５２に供給される。インバータ５２は、ＯＲ回路部２００の出力信号を反転して、反転した信号を第１の出力バッファ４１を介して第１の出力端子２１outへ供給する。

第１乃至第４の入力ピンＩｎ１〜Ｉｎ４から全てが論理“Ｌ”レベルの入力信号が第１乃至第４の１１in〜１４inに印加されたとする。この場合、ＯＲ回路部２００からは論理“Ｌ”レベルの信号が出力されるので、この論理“Ｌ”レベルの信号は、インバータ５２で反転されて、第１の出力バッファ４１を介して第１の出力端子２１outから論理“Ｈ”レベルの信号が出力される。

一方、第１乃至第４の入力ピンＩｎ１〜Ｉｎ４から論理“Ｌ”レベル以外の入力信号が第１乃至第４の１１in〜１４inに印加されたとする。この場合、ＯＲ回路部２００からは論理“Ｈ”レベルの信号が出力されるので、この論理“Ｈ”レベルの信号は、インバータ５２で反転されて、第１の出力バッファ４１を介して第１の出力端子２１outから論理“Ｌ”レベルの信号が出力される。

ＡＮＤ回路部３００は、第１乃至第４のＡＮＤＲ回路３１０、３２０、３３０および３４０から構成される。第１乃至第４のＡＮＤ回路３１０〜３４０の各々は、２入力のＡＮＤ回路構成となっている。第１乃至第４のＡＮＤ回路３１０〜３４０は、縦続接続されている。すなわち、ＡＮＤ回路部３００は、第１乃至第４の１１in〜１４inに入力回路部３０を介して縦続接続された第１乃至第４の２入力ＡＮＤ回路３１０〜３４０から構成されている。

詳述すると、第１のＡＮＤ回路３１０の一方の入力端子には、第１の入力バッファ３１を介して第１の入力端子１１inが接続され、他方の入力端子には、イネーブル信号TestFlag-1が供給される。第２のＡＮＤ回路３２０の一方の入力端子には、第２の入力バッファ３２を介して第２の入力端子１２inが接続され、他方の入力端子には、第１のＡＮＤ回路３１０の出力信号が供給される。同様に、第３のＡＮＤ回路３３０の一方の入力端子には、第３の入力バッファ３３を介して第３の入力端子１３inが接続され、他方の入力端子には、第２のＡＮＤ回路３２０の出力信号が供給される。第４のＡＮＤ回路３４０の一方の入力端子には、第４の入力バッファ３４を介して第４の入力端子１４inが接続され、他方の入力端子には、第３のＡＮＤ回路３３０の出力信号が供給される。第４のＡＮＤ回路３４０の出力信号は、第２の出力バッファ４２を介して第２の出力端子２２outへ供給される。

図示の例では、第１のＡＮＤ回路３１０は、ＮＡＮＤゲート３１１とインバータゲート３１２とから構成されている。ＮＡＮＤゲート３１１は、第１の入力端子１１inから第１の入力バッファ３１を介して入力された入力信号と、イネーブル信号TestFlag-1とのＮＡＮＤ演算をとり、ＮＡＮＤ演算結果信号を出力する。インバータゲート３１２は、このＮＡＮＤ演算結果信号を反転して、反転した信号を第１のＡＮＤ回路３１０の出力信号として出力する。

第２のＡＮＤ回路３２０は、２つのインバータゲート３２１および３２２と、ＮＯＲゲート３２３とから構成されている。インバータゲート３２１は、第２の入力端子１２inから第２の入力バッファ３２を介して入力された入力信号を反転して、第１の反転した信号を出力する。インバータゲート３２２は、第１のＡＮＤ回路３１０の出力信号を反転して、第２の反転した信号を出力する。ＮＯＲゲート３２３は、インバータゲート３２１の出力信号（第１の反転して信号）と、インバータゲート３２２の出力信号（第２の反転した信号）とのＮＯＲ演算をとり、ＮＯＲ演算結果信号を第２のＡＮＤ回路３２０の出力信号として出力する。

同様に、第３のＡＮＤ回路３３０は、２つのインバータゲート３３１および３３２と、ＮＯＲゲート３３３とから構成されている。インバータゲート３３１は、第３の入力端子１３inから第３の入力バッファ３３を介して入力された入力信号を反転して、第１の反転した信号を出力する。インバータゲート３３２は、第２のＡＮＤ回路３２０の出力信号を反転して、第２の反転した信号を出力する。ＮＯＲゲート３３３は、インバータゲート３３１の出力信号（第１の反転して信号）と、インバータゲート３３２の出力信号（第２の反転した信号）とのＮＯＲ演算をとり、ＮＯＲ演算結果信号を第３のＡＮＤ回路３３０の出力信号として出力する。

第４のＡＮＤ回路３４０は、２つのインバータゲート３４１および３４２と、ＮＯＲゲート３４３とから構成されている。インバータゲート３４１は、第４の入力端子１４inから第４の入力バッファ３４を介して入力された入力信号を反転して、第１の反転した信号を出力する。インバータゲート３４２は、第３のＡＮＤ回路３３０の出力信号を反転して、第２の反転した信号を出力する。ＮＯＲゲート３４３は、インバータゲート３４１の出力信号（第１の反転して信号）と、インバータゲート３４２の出力信号（第２の反転した信号）とのＮＯＲ演算をとり、ＮＯＲ演算結果信号を第４のＡＮＤ回路３４０の出力信号として出力する。

第４のＡＮＤ回路３４０の出力信号は、ＡＮＤ回路部３００の出力信号として第２の出力バッファ４２を介して第２の出力端子２２outへ供給される。

第１乃至第４の入力ピンＩｎ１〜Ｉｎ４から全てが論理“Ｈ”レベルの入力信号が第１乃至第４の１１in〜１４inに印加されたとする。この場合、ＡＮＤ回路部３００からは論理“Ｈ”レベルの信号が出力されるので、この論理“Ｈ”レベルの信号は、第２の出力バッファ４２を介して第２の出力端子２２outから出力される。

一方、第１乃至第４の入力ピンＩｎ１〜Ｉｎ４から論理“Ｈ”レベル以外の入力信号が第１乃至第４の１１in〜１４inに印加されたとする。この場合、ＡＮＤ回路部３００からは論理“Ｌ”レベルの信号が出力されるので、この論理“Ｌ”レベルの信号は、第２の出力バッファ４２を介して第２の出力端子２２outから出力される。

つまり、第１乃至第４の入力ピンＩｎ１〜Ｉｎ４から全てが論理“Ｈ”レベル又は論理“Ｌ”レベルの入力信号が第１乃至第４の１１in〜１４inに印加されたとする。そして、第１および第２の出力端子２１outおよび２２outから得られる信号は互いに反転しているとする。この場合、半導体回路１０は正常である、すなわち、オープン不良が無いと判定することができる。

逆に、第１および第２の出力端子２１outおよび２２outから得られる信号は同相の信号となったとする。この場合、論理回路１００への入力信号は何らかの不具合を持つと考えられる。これらの結果でオープン試験の判定を行なうことができる。

オープン試験において、例えば、図３に示されるように、第３の入力端子１３inから接点Ａまでの配線間で断線などが生じたとする。この場合、接点Ａのレベルは、論理“Ｈ”レベル又は論理“Ｌ”レベルになると考えられる。

接点Ａが論理“Ｈ”レベルとなっているとする。このような状況において、第１乃至第４の入力ピンＩｎ１〜Ｉｎ４から全てが論理“Ｌ”レベルの入力信号を第１乃至第４の１１in〜１４inに印加したとする。この場合、第３のＯＲ回路２３の出力信号が論理“Ｈ”レベルとなるので、第１の出力端子２１outからは論理“Ｌ”レベルの信号が出力される。このとき、第２の出力端子２２outからも論理“Ｌ”レベルの信号が出力される。つまり、第１および第２の出力端子２１outおよび２２outから得られる信号は同相の信号となるので、半導体回路１０の不良を検出（判定）することができる。

一方、接点Ａが論理“Ｌ”レベルとなっているとする。このような状況において、第１乃至第４の入力ピンＩｎ１〜Ｉｎ４から全てが論理“Ｈ”レベルの入力信号を第１乃至第４の１１in〜１４inに印加したとする。この場合、第３のＡＮＤ回路２３の出力信号が論理“Ｌ”レベルとなるので、第２の出力端子２２outからは論理“Ｌ”レベルの信号が出力される。このとき、第１の出力端子２１outからも論理“Ｌ”レベルの信号が出力される。つまり、第１および第２の出力端子２１outおよび２２outから得られる信号は同相の信号（一致した信号）となるので、半導体回路１０の不良を検出（判定）することができる。

よって、オープン不良が発生した場合、接点Ａが論理“Ｈ”レベル又は論理“Ｌ”レベルになると考えることができる。その為、第１乃至第４の入力ピンＩｎ１〜Ｉｎ４から、全てが論理“Ｌ”レベルの入力信号と、全てが論理“Ｈ”レベルの入力信号とを、第１乃至第４の１１in〜１４inに２回印加することにより、確実に半導体回路１０のオープン不良を検出することができる。

すなわち、図３に示した論理回路１００を備えた半導体回路１０の端子オープンの検査は、次のようにして行なわれる。先ず、第１乃至第４の入力端子１１in〜１４inのすべてに、論理“Ｈ”レベル又は論理“Ｌ”レベルの一方を印加する。引き続いて、第１乃至第４の入力端子１１in〜１４inのすべてに、論理“Ｈ”レベル又は論理“Ｌ”レベルの他方を印加する。これにより、論理回路１００の出力信号のレベルで、半導体回路１０の端子オープンの有無を判定することができる。

これにより、図２のように、入力信号の共通化を行った場合でも、個別に半導体回路のオープンピン不良の有無を検出することが可能となる。

すなわち、図３に示した半導体回路１０を複数個並べた半導体装置の端子オープンの検査は、次のようにして行なわれる。先ず、図２に示されるように、全ての半導体回路１０の対応する第１乃至第４の入力端子１１in〜１４in同士をそれぞれ共通に、半導体試験装置（ＬＳＩテスタ）の第１乃至第４の入力ピンＩｎ１〜Ｉｎ４に接続しておく。次に、第１乃至第４の入力端子１１in〜１４inのすべてに、論理“Ｈ”レベル又は論理“Ｌ”レベルの一方を印加する。引き続いて、第１乃至第４の入力端子１１in〜１４inのすべてに、論理“Ｈ”レベル又は論理“Ｌ”レベルの他方を印加する。これにより、論理回路１００の出力信号のレベルで、半導体回路１０を複数個並べた半導体装置の端子オープンの有無を判定することができる。すなわち、オープンピン不良を持つ半導体回路１０を特定することができ、測定効率を向上させることができる。

尚、半導体回路１０の入力本数が増えた場合には、入力端子とそれにつながる論理回路１０を構成するＯＲ回路やＡＮＤ回路の数を同様に増やすことで対応でき、試験時に得られる結果も同じとなる。

図３に図示した半導体回路１０を複数個並列に並べた半導体装置を試験する際に、図３に示した論理回路１００を持つ半導体回路１０では、同時測定数を増やすために同じ種類の入力信号を共通化したときでも、オープンピン不良を持つ半導体回路を特定することができる。その結果、測定効率の向上につながる。

アドレス信号やその他の制御信号などの入力信号は、測定上、共通化してもよい。例えば、２０個の入力端子と２個の入出力端子とを持つ半導体回路を同時に１０個試験するとする。この場合、図１に示されるような第１の関連するテスタ測定方法では、半導体試験装置（ＬＳＩテスタ）は、２００本の入力ピンと２０本の入出力ピンとを必要とする。これに対して、図３に示した論理回路１００を持つ半導体回路１０を実施することで、半導体試験装置（ＬＳＩテスタ）は、２０本の入力ピンと２０本の入出力ピンとで賄うことができる。よって、半導体回路１０を複数個並列に並べた半導体装置を試験する半導体試験装置（ＬＳＩテスタ）においては、信号線を低減でき、同時測定数を増やすことができ、オープンピン不良の検出も従来通り可能となる。

図３に示した半導体回路１０では、オープンピン不良の有無を、出力端子２１outおよび２２outから得られる信号が、互いに反転した信号（逆相の信号）であれば正常（オープンピン不良無し）であり、互いに一致した信号（同相の信号）であれば不良（オープンピン不良有り）であると、判定している。その為に、論理回路（検査回路）１００は、ＯＲ回路部２００の出力にインバータ５２を備えている。しかしながら、このインバータ５２は、省略しても構わない。

図４に、図３の半導体回路１０からインバータ５２を省略した、半導体回路１０’を示す。すなわち、半導体回路１０’は、論理回路１００が論理回路１００’に変更されている点を除いて、図３に示した半導体回路１０と同様の構成を有する。図３に示されたものと同様の構成を有するものには同様の参照符号を付し、説明の簡略化のためにそれらの説明については省略する。

検査回路である論理回路１００’は、インバータ５２が省略されている点を除いて、図３に示した論理回路１００と同様の構成を有する。すなわち、論理回路１００’は、ＯＲ回路部２００と、ＡＮＤ回路部３００と、インバータ５１とから構成されている。ＯＲ回路部２００の出力信号は、第１の出力バッファ４１を介して第１の出力端子２１outへ供給される。

図４に示した半導体回路１０’では、オープンピン不良の有無を、出力端子２１outおよび２２outから得られる信号が、互いに一致した信号（同相の信号）であれば正常（オープンピン不良無し）であり、互いに反転した信号（逆相の信号）であれば不良（オープンピン不良有り）であると、判定する。

すなわち、図４に示した論理回路１００’を備えた半導体回路１０’の端子オープンの検査は、次のようにして行なわれる。先ず、第１乃至第４の入力端子１１in〜１４inのすべてに、論理“Ｈ”レベル又は論理“Ｌ”レベルの一方を印加する。引き続いて、第１乃至第４の入力端子１１in〜１４inのすべてに、論理“Ｈ”レベル又は論理“Ｌ”レベルの他方を印加する。これにより、論理回路１００’の出力信号のレベルで、半導体回路１０’の端子オープンの有無を判定することができる。

また、図４に示した論理回路１００Ａを備えた半導体回路１０Ａを複数個並列に並べた半導体装置の端子オープンの検査も、上述したように、同様に行える。

図５を参照して、本発明の第２の実施例に係る半導体回路１０Ａについて説明する。図５は半導体回路１０Ａの入力回路の部分を図示したもので、半導体回路１０Ａ内の検査回路として論理回路１００Ａを用いた例を示している。

図示の論理回路１００Ａは、第１及び第２のインバータ７１および７２が追加されている点を除いて、図３に示した論理回路１００と同様の構成を有し、動作をする。従って、図３に示したものと同様の機能を有するものには同一の参照符号を付し、説明の簡略化のために、以下では異なる点についてのみ説明する。

第１のインバータ７１は、第２の入力バッファ３２とＯＲ回路部２００の第２のＯＲ回路２２０の一方の入力端子との間に挿入されている。換言すれば、第２の入力端子１２inに印加された信号は、第２の入力バッファ３２を介して第１のインバータ７１に供給され、第１のインバータ７１で反転されて、ＯＲ回路部２００の第２のＯＲ回路２２０の一方の入力端子と、ＡＮＤ回路部３００の第２のＡＮＤ回路３２０の一方の入力端子とに供給される。

同様に、第２のインバータ７２は、第４の入力バッファ３４とＯＲ回路部２００の第４のＯＲ回路２４０の一方の入力端子との間に挿入されている。換言すれば、第４の入力端子１４inに印加された信号は、第４の入力バッファ３４を介して第２のインバータ７２に供給され、第２のインバータ７２で反転されて、ＯＲ回路部２００の第４のＯＲ回路２４０の一方の入力端子と、ＡＮＤ回路部３００の第４のＡＮＤ回路３４０の一方の入力端子とに供給される。

すなわち、検査回路（論理回路）１００Ａは、入力回路部３０を介して第１乃至第４の入力端子１１in〜１４inから供給される入力信号をひとつ置きに反転するための第１および第２のインバータ７１および７２を備えている。

図示の論理回路１００Ａを備えた半導体回路１０Ａは、第１乃至第４の入力ピンＩｎ１〜Ｉｎ４から「ＨＬＨＬ」又は「ＬＨＬＨ」のビットパラレルの入力信号を第１乃至第４の１１in〜１４inに印加して試験を行なうものである。これにより、図３に示した第１の実施例と同じ結果が得られる。

ここでは、「ＨＬＨＬ」の信号をビットパラレルの第１の入力信号と呼び、「ＬＨＬＨ」の信号をビットパラレルの第２の入力信号と呼ぶことする。しかしながら、「ＬＨＬＨ」の信号をビットパラレルの第１の入力信号と呼び、「ＨＬＨＬ」の信号をビットパラレルの第２の入力信号と呼んでも良い。

換言すれば、半導体回路１０Ａの端子オープンの検査は、次のようにして行なわれる。先ず、第１乃至第４の入力端子１１in〜１４inに、論理レベルが順番に反転したビットパラレルの第１の入力信号「ＨＬＨＬ」を印加する。その後に、第１乃至第４の入力端子１１in〜１４inに、この第１の入力信号を反転して得られるビットパラレルの第２の入力信号「ＬＨＬＨ」を印加する。これにより、論理回路１００Ａの出力信号のレベルで、半導体回路１０Ａの端子オープンの有無を判定することができる。

図３に示した論理回路１００を備えた半導体回路１０では、隣接する入力ピン同士が短絡していた場合、同相の信号が伝達されるので、そのような異常を検出できない場合がある。

これに対して、図５に示した論理回路１００Ａを備えた半導体回路１０Ａでは、第１乃至第４の１１in〜１４inに「ＨＬＨＬ」又は「ＬＨＬＨ」の入力信号を印加して、隣接する入力信号を反転できるようにしている。これにより前述の事例を回避することができる。第１および第２の出力端子２１outおよび２２outから得られる結果は、図３に示した第１の実施例と同様になる。

また、図５に示した論理回路１００Ａを備えた半導体回路１０Ａを複数個並列に並べた半導体装置の端子オープンの検査は、次のようにして行なわれる。先ず、図２に示されるように、全ての半導体回路１０Ａの対応する第１乃至第４の入力端子１１in〜１４inをそれぞれ共通に、半導体試験装置（ＬＳＩテスタ）の第１乃至第４の入力ピンＩｎ１〜Ｉｎ４に接続しておく。そして、第１乃至第４の入力端子１１in〜１４inに、論理レベルが順番に反転したビットパラレルの第１の入力信号「ＨＬＨＬ」を印加する。その後に、第１乃至第４の入力端子１１in〜１４inに、この第１の入力信号を反転して得られるビットパラレルの第２の入力信号「ＬＨＬＨ」を印加する。これにより、論理回路１００Ａの出力信号のレベルで、半導体回路１０Ａを複数個並列に並べた半導体装置の端子オープンの有無を判定することができる。すなわち、オープンピン不良を持つ半導体回路を特定することができ、測定効率を向上させることができる。

図３に示した半導体回路１０の場合と同様に、図５に示した半導体回路１０Ａでも、オープンピン不良の有無を、出力端子２１outおよび２２outから得られる信号が、互いに反転した信号（逆相の信号）であれば正常（オープンピン不良無し）であり、互いに一致した信号（同相の信号）であれば不良（オープンピン不良有り）であると、判定している。その為に、論理回路（検査回路）１００Ａは、ＯＲ回路部２００の出力にインバータ５２を備えている。しかしながら、このインバータ５２は、省略しても構わない。

図６に、図５の半導体回路１０Ａからインバータ５２を省略した、半導体回路１０Ａ’を示す。すなわち、半導体回路１０Ａ’は、論理回路１００Ａが論理回路１００Ａ’に変更されている点を除いて、図５に示した半導体回路１０Ａと同様の構成を有する。図５に示されたものと同様の構成を有するものには同様の参照符号を付し、説明の簡略化のためにそれらの説明については省略する。

検査回路である論理回路１００Ａ’は、インバータ５２が省略されている点を除いて、図５に示した論理回路１００Ａと同様の構成を有する。すなわち、論理回路１００Ａ’は、ＯＲ回路部２００と、ＡＮＤ回路部３００と、インバータ５１、第１および第２のインバータ７１および７２とから構成されている。ＯＲ回路部２００の出力信号は、第１の出力バッファ４１を介して第１の出力端子２１outへ供給される。

図６に示した半導体回路１０Ａ’では、オープンピン不良の有無を、出力端子２１outおよび２２outから得られる信号が、互いに一致した信号（同相の信号）であれば正常（オープンピン不良無し）であり、互いに反転した信号（逆相の信号）であれば不良（オープンピン不良有り）であると、判定する。

すなわち、半導体回路１０Ａ’の端子オープンの検査は、次のようにして行なわれる。先ず、第１乃至第４の入力端子１１in〜１４inに、論理レベルが順番に反転したビットパラレルの第１の入力信号「ＨＬＨＬ」を印加する。その後に、第１乃至第４の入力端子１１in〜１４inに、この第１の入力信号を反転して得られるビットパラレルの第２の入力信号「ＬＨＬＨ」を印加する。これにより、論理回路１００Ａ’の出力信号のレベルで、半導体回路１０Ａ’の端子オープンの有無を判定することができる。

また、図６に示した論理回路１００Ａ’を備えた半導体回路１０Ａ’を複数個並列に並べた半導体装置の端子オープンの検査も、上述したように、同様に行える。

以上、本発明について好ましい実施例について説明してきたが、本発明は上述した実施例に限定されず、本発明の趣旨（主題）を逸脱しない範囲内で種々の変形・変更が可能なのは勿論である。例えば、上述した実施例では、論理回路としてＯＲ回路部とＡＮＤ回路部との組み合わせを用いているが、オープンピン不良を検出できる構成であれば、どのような構成の論理回路を用いても良い。

第１の関連するテスタ測定方法を説明するための図である。 第２の関連するテスタ測定方法を説明するための図である。 本発明の第１の実施例による半導体回路の入力回路の部分を示すブロック図である。 図３の半導体回路の変形例を示すブロック図である。 本発明の第２の実施例により半導体回路の入力回路の部分を示すブロック図である。 図５の半導体回路の変形例を示すブロック図である。

符号の説明

１０、１０’、１０Ａ、１０Ａ’ 半導体回路
１１in〜１４in 入力端子
２１out〜２２out 出力端子（入出力端子）
３０ 入力回路部
３１〜３４ 入力バッファ
４０ 出力回路部
４１、４２ 出力バッファ
５１、５２ インバータ
７１、７２ インバータ
１００、１００’、１００Ａ、１００Ａ’ 検査回路（論理回路）
２００ ＯＲ回路部
２１０、２２０、２３０、２４０ ２入力ＯＲ回路
３００ ＡＮＤ回路部
３１０、３２０、３３０、３４０ ２入力ＡＮＤ回路

Claims (10)

1. 半導体回路の端子オープンを検査する検査回路を備えた半導体回路であって、
   前記半導体回路は複数の入力端子を持ち、
   前記半導体回路は、前記複数の入力端子に接続された入力回路部を備え、
   前記検査回路は、前記入力回路部の出力をその入力に受けて、複数の入力信号に対して所定の論理演算を施し、論理演算結果を出力する論理回路を備え、前記論理演算結果により前記端子オープンの有無を判定可能としたことを特徴とする半導体回路。
2. 前記論理回路は、少なくとも２種類の異なる論理回路部から構成されている、請求項１に記載の半導体回路。
3. 前記論理回路は、前記少なくとも２種類の異なる論理回路部として、ＯＲ回路部およびＡＮＤ回路部を有し、
   前記ＯＲ回路部は、前記複数の入力端子のすべてに論理“Ｌ”レベルが供給された場合、前記複数の入力端子に異常がなければ、論理“Ｌ”レベルの信号を出力するように構成され、
   前記ＡＮＤ回路部は、前記複数の入力端子のすべてに論理“Ｈ”レベルが供給された場合、前記複数の入力端子に異常がなければ、論理“Ｈ”レベルの信号を出力するように構成されている、
   ことを特徴とする請求項２に記載の半導体回路。
4. 前記ＯＲ回路部は、前記複数の入力端子に前記入力回路部を介して縦続接続された複数の２入力ＯＲ回路から構成され、
   前記ＡＮＤ回路部は、前記複数の入力端子に前記入力回路部を介して縦続接続された複数の２入力ＡＮＤ回路から構成され、
   ていることを特徴とする請求項３に記載の半導体回路。
5. 前記半導体回路は、第１および第２の出力端子を持ち、
   前記半導体回路は、前記第１および第２の出力端子に接続された出力回路部を備え、
   前記検査回路は、前記ＯＲ回路部の出力信号を反転して前記出力回路部を介して前記第１の出力端子に供給するインバータを更に備え、
   前記ＡＮＤ回路部の出力信号は、前記出力回路部を介して前記第２の出力端子に供給されている、
   請求項３又は４に記載の半導体回路。
6. 請求項３乃至５のいずれか１つに記載の半導体回路の端子オープンを検査する方法であって、
   前記複数の入力端子のすべてに、論理“Ｈ”レベル又は論理“Ｌ”レベルの一方を印加し、
   前記複数の入力端子のすべてに、論理“Ｈ”レベル又は論理“Ｌ”レベルの他方を印加し、
   前記論理回路の出力信号のレベルで、前記半導体回路の端子オープンの有無を判定することを特徴とする半導体回路の検査方法。
7. 請求項３乃至５のいずれか１つに記載の半導体回路を複数個並列に並べた半導体装置の端子オープンを検査する方法であって、
   全ての半導体回路の対応する前記複数の入力端子同士をそれぞれ共通に接続しておき、
   前記複数の入力端子のすべてに、論理“Ｈ”レベル又は論理“Ｌ”レベルの一方を印加し、
   前記複数の入力端子のすべてに、論理“Ｈ”レベル又は論理“Ｌ”レベルの他方を印加し、
   前記論理回路の出力信号のレベルで、前記半導体装置の端子オープンの有無を半導体回路個別に判定することを特徴とする半導体装置の検査方法。
8. 前記検査回路は、前記入力回路部を介して前記複数の入力端子から供給される入力信号をひとつ置きに反転するための複数のインバータを更に備える、請求項３乃至５のいずれか１つに記載の半導体回路。
9. 請求項８に記載の半導体回路の端子オープンを検査する方法であって、
   前記複数の入力端子に、論理レベルが順番に反転したビットパラレルの第１の入力信号を印加し、
   前記複数の入力端子に、前記第１の入力信号を反転して得られるビットパラレルの第２の入力信号を印加し、
   前記論理回路の出力信号のレベルで、前記半導体回路の端子オープンの有無を判定することを特徴とする半導体回路の検査方法。
10. 請求項８に記載の半導体回路を複数個並列に並べた半導体装置の端子オープンを検査する方法であって、
    全ての半導体回路の対応する前記複数の入力端子同士をそれぞれ共通に接続しておき、
    前記複数の入力端子に、論理レベルが順番に反転したビットパラレルの第１の入力信号を印加し、
    前記複数の入力端子に、前記第１の入力信号を反転して得られるビットパラレルの第２の入力信号を印加し、
    前記論理回路の出力信号のレベルで、前記半導体装置の端子オープンの有無を半導体回路個別に判定することを特徴とする半導体装置の検査方法。

Images