JPH05275621A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05275621A JPH05275621A JP4071873A JP7187392A JPH05275621A JP H05275621 A JPH05275621 A JP H05275621A JP 4071873 A JP4071873 A JP 4071873A JP 7187392 A JP7187392 A JP 7187392A JP H05275621 A JPH05275621 A JP H05275621A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- level information
- high level
- low level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路の選別において、特に内部のオ
ープン・ショート状態に対応する外部ピンチェックを短
時間で行う。 【構成】レベル情報伝達部２１は４ケの入力用・出力用
の外部端子３〜６に所定のピンチェック制御信号Ｓ３〜
Ｓ６を入力しＶＤＤを高レベル情報“１”として伝達し
高レベル伝達情報Ｓ１Ｈを出力する高レベル伝達回路１
Ｈおよび低レベル情報“０”を入力して低レベル伝達情
報Ｓ１Ｌを出力する低レベル伝達回路１Ｌを有する。ま
たモード設定・解除部２０は高，低レベル情報Ｓ１Ｈと
Ｓ１Ｌの反転信号とを、外部リセット信号ＳＲ又は、テ
ストモード設定信号ＳＴＭの反転信号ＳＴＭＸをリセッ
ト端に入力するラッチ回路１０Ｈ，１０Ｌと、それぞれ
のラッチ出力信号Ｓ１０Ｈ，Ｓ１０Ｌと外部からのテス
ト開始信号ＳＴを入力して、テストモード設定信号ＳＴ
Ｍをピンチェック判定信号ＳＰＣＪとして出力するＡＮ
Ｄ回路１２とを有する。
ープン・ショート状態に対応する外部ピンチェックを短
時間で行う。 【構成】レベル情報伝達部２１は４ケの入力用・出力用
の外部端子３〜６に所定のピンチェック制御信号Ｓ３〜
Ｓ６を入力しＶＤＤを高レベル情報“１”として伝達し
高レベル伝達情報Ｓ１Ｈを出力する高レベル伝達回路１
Ｈおよび低レベル情報“０”を入力して低レベル伝達情
報Ｓ１Ｌを出力する低レベル伝達回路１Ｌを有する。ま
たモード設定・解除部２０は高，低レベル情報Ｓ１Ｈと
Ｓ１Ｌの反転信号とを、外部リセット信号ＳＲ又は、テ
ストモード設定信号ＳＴＭの反転信号ＳＴＭＸをリセッ
ト端に入力するラッチ回路１０Ｈ，１０Ｌと、それぞれ
のラッチ出力信号Ｓ１０Ｈ，Ｓ１０Ｌと外部からのテス
ト開始信号ＳＴを入力して、テストモード設定信号ＳＴ
Ｍをピンチェック判定信号ＳＰＣＪとして出力するＡＮ
Ｄ回路１２とを有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に外部ピンの状態のチェック回路に関する。
特に外部ピンの状態のチェック回路に関する。
【０００２】
【従来の技術】半導体集積回路のテストにおいては、量
産数の増加に伴い、特に、選別におけるテスト時間増加
が大きな問題となっている。又、選別テストにおいては
不良品をどこの段階で除くかがテスト時間に大きな影響
をもっている。
産数の増加に伴い、特に、選別におけるテスト時間増加
が大きな問題となっている。又、選別テストにおいては
不良品をどこの段階で除くかがテスト時間に大きな影響
をもっている。
【０００３】このため、テスト時間の短縮及び初期段階
での不良品を除くために従来の半導体集積回路の選別に
おいては、組立て上り後の第一テストとしてボンディン
グの良，不良（オープン・ショート）等の状態を判定す
るために、外部端子状態をＩＣテスタに接続して検査す
るいわゆるピンチェックを行っている。
での不良品を除くために従来の半導体集積回路の選別に
おいては、組立て上り後の第一テストとしてボンディン
グの良，不良（オープン・ショート）等の状態を判定す
るために、外部端子状態をＩＣテスタに接続して検査す
るいわゆるピンチェックを行っている。
【０００４】このピンチェック時は被チェック半導体集
積回路の電源端子及びグランド（以下ＧＮＤと称す。）
端を０Ｖに固定し、測定端子以外の外部端子には０Ｖを
入力する。測定端子はＩＣテスタのＤＣユニットによっ
て強制的に−１００μＡ程度の定電流を流しその時の測
定端子の電圧を測定してピンチェックをする。
積回路の電源端子及びグランド（以下ＧＮＤと称す。）
端を０Ｖに固定し、測定端子以外の外部端子には０Ｖを
入力する。測定端子はＩＣテスタのＤＣユニットによっ
て強制的に−１００μＡ程度の定電流を流しその時の測
定端子の電圧を測定してピンチェックをする。
【０００５】以下に図５（ａ）を用いて従来の半導体集
積回路の入力端子のピンチェックの方法を説明する。入
力バッファ１５Ｉは外部入力端子３Ｉに接続されると共
に入力保護トランジスタ１８ＩのＰチャンネルトランジ
スタＰＩとＮチャンネルトランジスタＮＩの直列接続点
ＸＩとも接続されている。
積回路の入力端子のピンチェックの方法を説明する。入
力バッファ１５Ｉは外部入力端子３Ｉに接続されると共
に入力保護トランジスタ１８ＩのＰチャンネルトランジ
スタＰＩとＮチャンネルトランジスタＮＩの直列接続点
ＸＩとも接続されている。
【０００６】ボンディング不良により半導体集積回路内
のＶＤＤ電源とボンディング部が低抵抗でショートして
いる場合は、ＰチャンネルトランジスタＰＩのソースＳ
とドレインＤが低抵抗でショートとなりテスタのＤＣユ
ニットによって外部入力端子３Ｉから強制的に−１００
μＡの電流を引くと、ＶＤＤ電源と外部端子３Ｉとの電
位差はほぼ０である。
のＶＤＤ電源とボンディング部が低抵抗でショートして
いる場合は、ＰチャンネルトランジスタＰＩのソースＳ
とドレインＤが低抵抗でショートとなりテスタのＤＣユ
ニットによって外部入力端子３Ｉから強制的に−１００
μＡの電流を引くと、ＶＤＤ電源と外部端子３Ｉとの電
位差はほぼ０である。
【０００７】又、ボンディング不良によって、半導体集
積回路内のＧＮＤ部とボンディング部が低抵抗でショー
トしている場合、すなわちＮチャンネルトランジスタ２
ＮのソースＳとドレインＤが低抵抗でショートしていて
も、外部端子３ＩからテスタのＤＣユニットよって強制
的に−１００μＡの電流を引くとＧＮＤと外部端子３Ｉ
との電位差はほぼ０である。
積回路内のＧＮＤ部とボンディング部が低抵抗でショー
トしている場合、すなわちＮチャンネルトランジスタ２
ＮのソースＳとドレインＤが低抵抗でショートしていて
も、外部端子３ＩからテスタのＤＣユニットよって強制
的に−１００μＡの電流を引くとＧＮＤと外部端子３Ｉ
との電位差はほぼ０である。
【０００８】さらにボンディングオープン不良によりパ
ッドに接続されていない場合は、外部端子３Ｉからの電
流経路がなく電流が流れないので、ＩＣテスタは電流を
引こうとして強制的に外部端子３Ｉの電位Ｓ３Ｉをマイ
ナス側に下げていく。この時クランプ値を設定すること
で被チェックＩＣの保護と同時にオープン不良の判定を
させている。
ッドに接続されていない場合は、外部端子３Ｉからの電
流経路がなく電流が流れないので、ＩＣテスタは電流を
引こうとして強制的に外部端子３Ｉの電位Ｓ３Ｉをマイ
ナス側に下げていく。この時クランプ値を設定すること
で被チェックＩＣの保護と同時にオープン不良の判定を
させている。
【０００９】正常にボンディングされている場合に、強
制的に−１００μＡの電流を引くと、外部端子３ＩはＧ
ＮＤレベルより低い電圧となる。そのためＮチャンネル
側の入力保護トランジスタＮＩのドレインＤとＧＮＤレ
ベルのＰサブストレート部との寄生ダイオードが順方向
となり電流が流れるので電圧が測定される。
制的に−１００μＡの電流を引くと、外部端子３ＩはＧ
ＮＤレベルより低い電圧となる。そのためＮチャンネル
側の入力保護トランジスタＮＩのドレインＤとＧＮＤレ
ベルのＰサブストレート部との寄生ダイオードが順方向
となり電流が流れるので電圧が測定される。
【００１０】通常、ピンチェックプログラムでは電圧範
囲を上限−０．２Ｖ，下限を−１．２Ｖ程度に指定しク
ランプ電圧を１．５Ｖに指定することで良，不良の判定
を行なう。
囲を上限−０．２Ｖ，下限を−１．２Ｖ程度に指定しク
ランプ電圧を１．５Ｖに指定することで良，不良の判定
を行なう。
【００１１】尚、内部電源，内部ＧＮＤ及び隣接端子と
測定端子が高抵抗でショートしている場合でも、測定端
子１６Ｉから電流が抜ける経路までの抵抗値が２ＫΩ〜
１２ＫΩ（すなわち測定端子が−０．２Ｖ〜１．２Ｖ）
以内に入ってしまったらショートしていないと判定して
しまう。
測定端子が高抵抗でショートしている場合でも、測定端
子１６Ｉから電流が抜ける経路までの抵抗値が２ＫΩ〜
１２ＫΩ（すなわち測定端子が−０．２Ｖ〜１．２Ｖ）
以内に入ってしまったらショートしていないと判定して
しまう。
【００１２】図５（ｂ）に示す出力状態制御回路１８Ｏ
の出力端子４Ｏの場合についても同様である。外部出力
端子４Ｏに“１”を出力するか“０”を出力するかを決
めるためにＰチャンネルトランジスタＰＯ及びＮチャン
ネルトランジスタＮＯのゲートに入力するゲートコント
ロール信号ＳＰはＶＤＤ電源，ＧＮＤ共に０Ｖに固定し
ている。従ってその場合の等価回路は図５（ａ）の入力
保護トランジスタ１８Ｉと全く第価な回路とみなすこと
ができる。そこで図（ｂ）の回路は図５（ａ）の入力バ
ッファ１５Ｉが無い場合と等価回路の状態にして、出力
端子４Ｏを用いてトランジスタＰＯ，ＮＯオープン・シ
ョートのテストであるピンチェックができる。
の出力端子４Ｏの場合についても同様である。外部出力
端子４Ｏに“１”を出力するか“０”を出力するかを決
めるためにＰチャンネルトランジスタＰＯ及びＮチャン
ネルトランジスタＮＯのゲートに入力するゲートコント
ロール信号ＳＰはＶＤＤ電源，ＧＮＤ共に０Ｖに固定し
ている。従ってその場合の等価回路は図５（ａ）の入力
保護トランジスタ１８Ｉと全く第価な回路とみなすこと
ができる。そこで図（ｂ）の回路は図５（ａ）の入力バ
ッファ１５Ｉが無い場合と等価回路の状態にして、出力
端子４Ｏを用いてトランジスタＰＯ，ＮＯオープン・シ
ョートのテストであるピンチェックができる。
【００１３】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、選別テストにおいて各外部端子ごとに入力
保護トランジスタや出力状態制御回路のトランジスタの
オープン・ショートテストであるピンチェックを行う必
要があり、多ピンの半導体集積回路のチェックでは、チ
ェック時間が長いという欠点があった。
集積回路は、選別テストにおいて各外部端子ごとに入力
保護トランジスタや出力状態制御回路のトランジスタの
オープン・ショートテストであるピンチェックを行う必
要があり、多ピンの半導体集積回路のチェックでは、チ
ェック時間が長いという欠点があった。
【００１４】
【課題を解決するための手段】本発明の半導体集積回路
は、複数の外部端子から所定のピンチェック制御信号を
入力して高レベル情報を伝達する高レベル伝達回路およ
び前記ピンチェック制御信号を入力して低レベル情報を
伝達する低レベル伝達回路とを有するレベル情報伝達部
と、前記高レベル伝達情報を入力する高レベル情報用ラ
ッチ回路の高レベル情報ラッチ出力信号と低レベル情報
の反転信号を入力する低レベル情報ラッチ回路の低レベ
ル情報ラッチ出力信号と外部テスト開始信号を入力して
テストモード設定信号をピンチェック判定信号とし出力
する論理回路を有するモード設定・解除部とを含んで構
成されている。
は、複数の外部端子から所定のピンチェック制御信号を
入力して高レベル情報を伝達する高レベル伝達回路およ
び前記ピンチェック制御信号を入力して低レベル情報を
伝達する低レベル伝達回路とを有するレベル情報伝達部
と、前記高レベル伝達情報を入力する高レベル情報用ラ
ッチ回路の高レベル情報ラッチ出力信号と低レベル情報
の反転信号を入力する低レベル情報ラッチ回路の低レベ
ル情報ラッチ出力信号と外部テスト開始信号を入力して
テストモード設定信号をピンチェック判定信号とし出力
する論理回路を有するモード設定・解除部とを含んで構
成されている。
【００１５】さらに、本発明の半導体集積回路は、レベ
ル情報伝達部の高レベル伝達回路が外部リセット信号の
高レベル情報を一方に入力し他方にピンチェック制御信
号を入力するＡＮＤ回路を有し、低レベル伝達回路が前
記外部リセット信号の低レベル情報を入力し他方に前記
ピンチェック制御信号を入力するＯＲ回路を有して構成
されている。
ル情報伝達部の高レベル伝達回路が外部リセット信号の
高レベル情報を一方に入力し他方にピンチェック制御信
号を入力するＡＮＤ回路を有し、低レベル伝達回路が前
記外部リセット信号の低レベル情報を入力し他方に前記
ピンチェック制御信号を入力するＯＲ回路を有して構成
されている。
【００１６】
【実施例】次に本発明について図を参照して説明する。
図１は本発明の第１の実施例の回路図である。レベル情
報伝達部２１は４ケの入力用・出力用の外部端子３〜６
に所定のピンチェック制御信号Ｓ３〜Ｓ６を入力しＶＤ
Ｄを高レベル情報“１”として伝達し高レベル伝達情報
Ｓ１Ｈを出力する高レベル伝達回路１Ｈおよび低レベル
情報“０”を入力して低レベル伝達情報Ｓ１Ｌを出力す
る低レベル伝達回路１Ｌを有する。
図１は本発明の第１の実施例の回路図である。レベル情
報伝達部２１は４ケの入力用・出力用の外部端子３〜６
に所定のピンチェック制御信号Ｓ３〜Ｓ６を入力しＶＤ
Ｄを高レベル情報“１”として伝達し高レベル伝達情報
Ｓ１Ｈを出力する高レベル伝達回路１Ｈおよび低レベル
情報“０”を入力して低レベル伝達情報Ｓ１Ｌを出力す
る低レベル伝達回路１Ｌを有する。
【００１７】またモード設定・解除部２０は高，低レベ
ル情報Ｓ１ＨとＳ１Ｌの反転信号とを、外部リセット信
号ＳＲ又は、テストモード設定信号ＳＴＭの反転信号Ｓ
ＴＭＸをリセット端に入力するラッチ回路１０Ｈ，１０
Ｌと、それぞれのラッチ出力信号Ｓ１０Ｈ，Ｓ１０Ｌと
外部からのテスト開始信号ＳＴを入力して、テストモー
ド設定信号ＳＴＭをピンチェック判定信号ＳＰＣＪとし
て出力するＡＮＤ回路１２とを有する。
ル情報Ｓ１ＨとＳ１Ｌの反転信号とを、外部リセット信
号ＳＲ又は、テストモード設定信号ＳＴＭの反転信号Ｓ
ＴＭＸをリセット端に入力するラッチ回路１０Ｈ，１０
Ｌと、それぞれのラッチ出力信号Ｓ１０Ｈ，Ｓ１０Ｌと
外部からのテスト開始信号ＳＴを入力して、テストモー
ド設定信号ＳＴＭをピンチェック判定信号ＳＰＣＪとし
て出力するＡＮＤ回路１２とを有する。
【００１８】図２は図１の回路の動作を説明するための
各信号のダイナミックチャートである。リセット信号Ｓ
Ｒが“１”であるリセット期間Ｔ中に、１パターン目と
してピンチェック制御信号Ｓ３〜Ｓ６がそれぞれ
“０”，“１”，“０”，“１”であると、伝達回路１
ＨのＰチャンネルトランジスタ２Ｐが全てオンし、伝達
回路１Ｈの初段に入力されているＶＤＤ電源からの高レ
ベル情報ＳＬＨの“１”がラッチ回路１０Ｈに入力され
る。
各信号のダイナミックチャートである。リセット信号Ｓ
Ｒが“１”であるリセット期間Ｔ中に、１パターン目と
してピンチェック制御信号Ｓ３〜Ｓ６がそれぞれ
“０”，“１”，“０”，“１”であると、伝達回路１
ＨのＰチャンネルトランジスタ２Ｐが全てオンし、伝達
回路１Ｈの初段に入力されているＶＤＤ電源からの高レ
ベル情報ＳＬＨの“１”がラッチ回路１０Ｈに入力され
る。
【００１９】又、この場合に伝達回路１ＬのＮチャンネ
ルトランジスタ２Ｎは全てオフするため、プルアップ１
７によりインバータ９に“１”が入力されるのでラッチ
回路１０Ｌにはその反転出力“０”がラッチされる。
ルトランジスタ２Ｎは全てオフするため、プルアップ１
７によりインバータ９に“１”が入力されるのでラッチ
回路１０Ｌにはその反転出力“０”がラッチされる。
【００２０】このラッチ回路１０Ｌからの出力信号Ｓ１
０Ｌが“０”となるため、テストモード設定信号ＳＴＭ
を出力するＡＮＤ回路１２からは外部のテスト開始信号
ＳＴに関係なくテストモード設定信号ＳＴＭとして
“０”が出力される。
０Ｌが“０”となるため、テストモード設定信号ＳＴＭ
を出力するＡＮＤ回路１２からは外部のテスト開始信号
ＳＴに関係なくテストモード設定信号ＳＴＭとして
“０”が出力される。
【００２１】ここでリセット用のインバータ９の反転信
号ＳＴＭＸは“１”となるのでラッチ回路１０Ｌは開い
たままである。１パターン目が終了する時点ｔの以前に
リセット信号ＳＲを“１”から“０”にしてリセット解
除を行うことによって、ラッチ回路１０Ｈは現在のデー
タ“１”をラッチする。
号ＳＴＭＸは“１”となるのでラッチ回路１０Ｌは開い
たままである。１パターン目が終了する時点ｔの以前に
リセット信号ＳＲを“１”から“０”にしてリセット解
除を行うことによって、ラッチ回路１０Ｈは現在のデー
タ“１”をラッチする。
【００２２】次に、２パターン目として時点ｔにおい
て、ピンチェック制御信号Ｓ３〜Ｓ６として１パターン
目と逆の値“１”，“０”，“１”，“０”をそれぞれ
外部端子３〜６に入力すると、伝達回路１０ＬのＮチャ
ンネルトランジスタ２ＮがすべてオンしてＧＮＤ端子か
ら“０”がインバータ９に入力され、その反転出力
“１”がラッチ回路１０Ｌに入力される。
て、ピンチェック制御信号Ｓ３〜Ｓ６として１パターン
目と逆の値“１”，“０”，“１”，“０”をそれぞれ
外部端子３〜６に入力すると、伝達回路１０ＬのＮチャ
ンネルトランジスタ２ＮがすべてオンしてＧＮＤ端子か
ら“０”がインバータ９に入力され、その反転出力
“１”がラッチ回路１０Ｌに入力される。
【００２３】この時ラッチ回路１０Ｈにはすでに“１”
がラッチされており、さらにＡＮＤ回路１２に入力する
テスト開始信号ＳＴは１パターン目から“１”になって
いるので、ＡＮＤ回路１２はテストモード設定信号ＳＴ
Ｍとして“１”を出力する。
がラッチされており、さらにＡＮＤ回路１２に入力する
テスト開始信号ＳＴは１パターン目から“１”になって
いるので、ＡＮＤ回路１２はテストモード設定信号ＳＴ
Ｍとして“１”を出力する。
【００２４】このテストモード設定信号ＳＴＭが“１”
になると反転信号ＳＴＭＸは“０”となりラッチ回路１
０Ｌが閉じられる。このようにして一度テストモードが
設定されると、ＡＮＤ回路１２に入力するテスト開始信
号ＳＴを“０”にするか、あるいは外部リセット信号Ｓ
Ｒに再び“１”を入力してラッチ回路１０Ｈに“０”を
入力しない限りテストモードは解除されない。
になると反転信号ＳＴＭＸは“０”となりラッチ回路１
０Ｌが閉じられる。このようにして一度テストモードが
設定されると、ＡＮＤ回路１２に入力するテスト開始信
号ＳＴを“０”にするか、あるいは外部リセット信号Ｓ
Ｒに再び“１”を入力してラッチ回路１０Ｈに“０”を
入力しない限りテストモードは解除されない。
【００２５】従って、ピンチェック制御信号Ｓ３〜Ｓ６
の値によってはテストモードが解除されることがないの
で、端子３〜６はテストモード設定時点ｔ以後には、入
力バッファ１５Ｉ，出力バッファ１５Ｏを介して他のデ
ータ入出力の目的に使用できる。
の値によってはテストモードが解除されることがないの
で、端子３〜６はテストモード設定時点ｔ以後には、入
力バッファ１５Ｉ，出力バッファ１５Ｏを介して他のデ
ータ入出力の目的に使用できる。
【００２６】又、端子３〜６のどれか１つでもトランジ
スタ２Ｐ，２Ｎのゲートに対して、オープンあるいは電
源やＧＮＤにショートしていた場合は、伝達回路１Ｈ，
１ＬのＰチャンネルトランジスタ２ＰあるいはＮチャン
ネルトランジスタ２Ｎのどれかのトランジスタがオンし
ない。そのため、ラッチ回路１０Ｈ，１０Ｌに“０”と
“１”の中間レベルが入力されないように、それぞれ抵
抗Ｒのプルダウン１６とプルアップ１７を設ける。そこ
でラッチ回路１０Ｈは、必ず“０”をラッチし、ラッチ
回路１０Ｌも反転信号ＳＴＭＸを受けて“０”をラッチ
する。
スタ２Ｐ，２Ｎのゲートに対して、オープンあるいは電
源やＧＮＤにショートしていた場合は、伝達回路１Ｈ，
１ＬのＰチャンネルトランジスタ２ＰあるいはＮチャン
ネルトランジスタ２Ｎのどれかのトランジスタがオンし
ない。そのため、ラッチ回路１０Ｈ，１０Ｌに“０”と
“１”の中間レベルが入力されないように、それぞれ抵
抗Ｒのプルダウン１６とプルアップ１７を設ける。そこ
でラッチ回路１０Ｈは、必ず“０”をラッチし、ラッチ
回路１０Ｌも反転信号ＳＴＭＸを受けて“０”をラッチ
する。
【００２７】従って、この場合にＡＮＤ回路１２に入力
される外部のテスト開始信号ＳＴが仮に“１”となって
いても、ＡＮＤ回路１２からのテストモード設定信号Ｓ
ＴＭは“０”を出力しテストモードが設定されないよう
になっている。従って、このテストモード設定信号ＳＴ
Ｍはピンチェックが正常であることの判定信号ＳＰＣＪ
として使用されている。
される外部のテスト開始信号ＳＴが仮に“１”となって
いても、ＡＮＤ回路１２からのテストモード設定信号Ｓ
ＴＭは“０”を出力しテストモードが設定されないよう
になっている。従って、このテストモード設定信号ＳＴ
Ｍはピンチェックが正常であることの判定信号ＳＰＣＪ
として使用されている。
【００２８】図３は本発明の第２の実施例の回路図、図
４は図３の回路の動作を説明するための各信号のタイミ
ングチャートである。リセット期間Ｔ中に１パターン目
として端子３〜６に外部信号Ｓ３〜Ｓ６をそれぞれ
“０”，“１”，“０”，“１”の入力すると、伝達回
路１１Ｈの終段のＡＮＤ回路１３からは伝達信号Ｓ１１
Ｈとして“１”が出力され、ラッチ回路１０Ｈには
“１”がラッチされる。
４は図３の回路の動作を説明するための各信号のタイミ
ングチャートである。リセット期間Ｔ中に１パターン目
として端子３〜６に外部信号Ｓ３〜Ｓ６をそれぞれ
“０”，“１”，“０”，“１”の入力すると、伝達回
路１１Ｈの終段のＡＮＤ回路１３からは伝達信号Ｓ１１
Ｈとして“１”が出力され、ラッチ回路１０Ｈには
“１”がラッチされる。
【００２９】又、伝達回路１１Ｌの終段のＯＲ回路１４
からは伝達信号Ｓ１１Ｌとして“１”が出力されその反
転信号の“０”が、ラッチ回路１０Ｌにラッチされる。
からは伝達信号Ｓ１１Ｌとして“１”が出力されその反
転信号の“０”が、ラッチ回路１０Ｌにラッチされる。
【００３０】第１の実施例と同様にこの時、ＡＮＤ回路
１２の出力するテスト設定信号ＳＴＭは、外部のテスト
開始信号ＳＴに関係なく“０”となり、テストモードは
設定されない。
１２の出力するテスト設定信号ＳＴＭは、外部のテスト
開始信号ＳＴに関係なく“０”となり、テストモードは
設定されない。
【００３１】次に、２パターン目としてピンチェック制
御信号Ｓ３〜Ｓ６としてそれぞれ１パターン目と逆の値
“１”，“０”，“１”，“０”を端子３〜６に入力す
ると、伝達出力信号Ｓ１１Ｌとして“０”が出力され、
その反転出力が“１”となりラッチ回路１０Ｌには
“１”が入力される。
御信号Ｓ３〜Ｓ６としてそれぞれ１パターン目と逆の値
“１”，“０”，“１”，“０”を端子３〜６に入力す
ると、伝達出力信号Ｓ１１Ｌとして“０”が出力され、
その反転出力が“１”となりラッチ回路１０Ｌには
“１”が入力される。
【００３２】この時、ＡＮＤ回路１２に入力されている
外部テスト開始信号ＳＴが“１”になっているとラッチ
回路１０Ｈは“１”をラッチしているためテストモード
設定信号ＳＴＭが“１”となりテストモードが設定され
る。そしてインバータ９の反転出力ＳＴＭＸが“０”と
なり、ラッチ回路１０Ｌは“１”をラッチして閉じる。
外部テスト開始信号ＳＴが“１”になっているとラッチ
回路１０Ｈは“１”をラッチしているためテストモード
設定信号ＳＴＭが“１”となりテストモードが設定され
る。そしてインバータ９の反転出力ＳＴＭＸが“０”と
なり、ラッチ回路１０Ｌは“１”をラッチして閉じる。
【００３３】このようにして、リセット時の１パターン
目とリセット解除後の２パターン目までに端子３〜６が
オープン又はソート状態でなければテストモードが設定
でき、オープンまたはショート状態であればリセット期
間Ｔとリセット解除後の計るパタンまでにテストモード
が設定されないことにより、被チェックＩＣのピン状態
が不良品であると判定することができる。
目とリセット解除後の２パターン目までに端子３〜６が
オープン又はソート状態でなければテストモードが設定
でき、オープンまたはショート状態であればリセット期
間Ｔとリセット解除後の計るパタンまでにテストモード
が設定されないことにより、被チェックＩＣのピン状態
が不良品であると判定することができる。
【００３４】
【発明の効果】以上説明したように本発明の半導体集積
回路は、外部端子に所定のピンチェック制御信号を入力
することにより、その各端子から見たＩＣ内部のオープ
ン及びショート状態を認識して、正常な場合のみテスト
モード設定信号を確認するので、多ピンの半導体集積回
路においてはピンチェック時間を短縮できるという効果
がある。
回路は、外部端子に所定のピンチェック制御信号を入力
することにより、その各端子から見たＩＣ内部のオープ
ン及びショート状態を認識して、正常な場合のみテスト
モード設定信号を確認するので、多ピンの半導体集積回
路においてはピンチェック時間を短縮できるという効果
がある。
【図１】本発明の第１の実施例の回路図である。
【図２】図１の回路の動作を説明するための各信号のタ
イミングチャートである。
イミングチャートである。
【図３】本発明の第２の実施例の回路図である。
【図４】図３の回路の動作を説明するためのタイミング
チャートである。
チャートである。
【図５】（ａ），（ｂ）は、チェックの対象となる入力
端子に接続する入力保護トランジスタおよび出力端子に
接続する出力状態制御回路の回路図である。
端子に接続する入力保護トランジスタおよび出力端子に
接続する出力状態制御回路の回路図である。
１Ｈ，１１Ｈ 高レベル伝達回路 １Ｌ，１１Ｌ 低レベル伝達回路 ２Ｐ，ＰＩ，ＰＯ Ｐチャンネルトランジスタ ２Ｎ，ＮＩ，ＮＯ Ｎチャンネルトランジスタ ３〜６，１６ 外部端子 ７ 外部リセット端子 ８ テスト開始信号端子 ９ インバータ Ｒ 抵抗 １０Ｈ，１０Ｌ ラッチ回路 １２，１３ ＡＮＤ回路 １４ ＯＲ回路 １５Ｉ 入力バッファ １５Ｏ 出力バッファ １６ プルダウン １７ プルアップ １８Ｉ 入力保護回路 １８Ｅ 等価入力保護回路 ２０ モード設定・解除部 ２１，２１ａ レベル情報伝達部 Ｓ３〜Ｓ６ ピンチェック制御信号 Ｓ１０Ｈ，Ｓ１０Ｌ ラッチ出力信号 ＳＴＭ テストモード設定信号 ＳＴ テスト開始信号 ＸＩ，ＸＯ 節点
Claims (2)
- 【請求項１】 複数の外部端子から所定のピンチェック
制御信号を入力して高レベル情報を伝達する高レベル伝
達回路および前記ピンチェック制御信号を入力して低レ
ベル情報を伝達する低レベル伝達回路とを有するレベル
情報伝達部と、前記高レベル伝達情報を入力する高レベ
ル情報用ラッチ回路の高レベル情報ラッチ出力信号と低
レベル情報の反転信号を入力する低レベル情報ラッチ回
路の低レベル情報ラッチ出力信号と外部テスト開始信号
を入力してテストモード設定信号をピンチェック判定信
号とし出力する論理回路を有するモード設定・解除部と
を含むことを特徴とする半導体集積回路。 - 【請求項２】 レベル情報伝達部の高レベル伝達回路が
外部リセット信号の高レベル情報を一方に入力し他方に
ピンチェック制御信号を入力するＡＮＤ回路を有し、低
レベル伝達回路が前記外部リセット信号の低レベル情報
を入力し他方に前記ピンチェック制御信号を入力するＯ
Ｒ回路を有することを特徴とする請求項１記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071873A JPH05275621A (ja) | 1992-03-30 | 1992-03-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071873A JPH05275621A (ja) | 1992-03-30 | 1992-03-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275621A true JPH05275621A (ja) | 1993-10-22 |
Family
ID=13473072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4071873A Withdrawn JPH05275621A (ja) | 1992-03-30 | 1992-03-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275621A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7251766B2 (en) | 1999-02-02 | 2007-07-31 | Fujitsu Limited | Test method and test circuit for electronic device |
| US20090096476A1 (en) * | 2007-10-10 | 2009-04-16 | Elpida Memory, Inc. | Method of inspecting semiconductor circuit having logic circuit as inspection circuit |
| US7639036B2 (en) | 2007-09-11 | 2009-12-29 | Oki Semiconductor Co., Ltd. | Semiconductor integrated circuit |
| US8310881B2 (en) | 2009-04-02 | 2012-11-13 | Samsung Electronics Co., Ltd. | Semiconductor device testing memory cells and test method |
-
1992
- 1992-03-30 JP JP4071873A patent/JPH05275621A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7251766B2 (en) | 1999-02-02 | 2007-07-31 | Fujitsu Limited | Test method and test circuit for electronic device |
| US7639036B2 (en) | 2007-09-11 | 2009-12-29 | Oki Semiconductor Co., Ltd. | Semiconductor integrated circuit |
| US20090096476A1 (en) * | 2007-10-10 | 2009-04-16 | Elpida Memory, Inc. | Method of inspecting semiconductor circuit having logic circuit as inspection circuit |
| JP2009092529A (ja) * | 2007-10-10 | 2009-04-30 | Elpida Memory Inc | 半導体回路およびその検査方法 |
| US8310881B2 (en) | 2009-04-02 | 2012-11-13 | Samsung Electronics Co., Ltd. | Semiconductor device testing memory cells and test method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0396660B1 (en) | Method and apparatus for sensing defects in integrated circuit elements | |
| JP3491719B2 (ja) | 半導体集積回路 | |
| KR100190215B1 (ko) | 반도체 집적 회로 | |
| US7752514B2 (en) | Methods and apparatus for testing a scan chain to isolate defects | |
| US5672982A (en) | Semiconductor integrated circuit | |
| US5343479A (en) | Semiconductor integrated circuit having therein circuit for detecting abnormality of logical levels outputted from input buffers | |
| JPH05275621A (ja) | 半導体集積回路 | |
| US5796260A (en) | Parametric test circuit | |
| US5642364A (en) | Contactless testing of inputs and outputs of integrated circuits | |
| JP2000162284A (ja) | 半導体集積回路 | |
| US5402018A (en) | Semiconductor integrated circuit | |
| KR0157900B1 (ko) | 집적 회로내의 입출력 장치 | |
| US6252417B1 (en) | Fault identification by voltage potential signature | |
| JP2723698B2 (ja) | 半導体集積回路のテスト回路 | |
| JP2853945B2 (ja) | 半導体集積回路装置 | |
| JP2000338191A (ja) | 半導体装置およびそのテスト方法 | |
| US5570036A (en) | CMOS buffer circuit having power-down feature | |
| JP2848441B2 (ja) | Ｃｍｏｓ半導体装置 | |
| JPH07109844B2 (ja) | 半導体集積回路 | |
| JP3085806B2 (ja) | Ｃｍｏｓ型半導体集積回路装置 | |
| JP3151315B2 (ja) | 半導体集積回路装置 | |
| JPH0526981A (ja) | 半導体集積回路のテスト用回路 | |
| US5130575A (en) | Testable latch self checker | |
| JPH04213849A (ja) | 半導体装置及びその初期不良検出方法 | |
| JP2896955B2 (ja) | 集積回路装置のテスト方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |