JPH07109844B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07109844B2 JPH07109844B2 JP63245032A JP24503288A JPH07109844B2 JP H07109844 B2 JPH07109844 B2 JP H07109844B2 JP 63245032 A JP63245032 A JP 63245032A JP 24503288 A JP24503288 A JP 24503288A JP H07109844 B2 JPH07109844 B2 JP H07109844B2
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- JP
- Japan
- Prior art keywords
- terminals
- input
- test
- output
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関する。
従来、半導体集積回路は、外部回路と接続するための複
数の端子の接続状態をチェック（コンタクトチェック）
するために、LSIテスタのDC測定ユニットを使い、１端
子ごとに電流を流して電圧を測定し、この測定電圧の値
で接続不良があるかどうかを判断していた。
数の端子の接続状態をチェック（コンタクトチェック）
するために、LSIテスタのDC測定ユニットを使い、１端
子ごとに電流を流して電圧を測定し、この測定電圧の値
で接続不良があるかどうかを判断していた。
また、入力バッファの入力リーク及び出力バッファの出
力電流等のチェックや測定も、１端子ごとにDC測定ユニ
ットを使用し電圧を印加して測定していた。
力電流等のチェックや測定も、１端子ごとにDC測定ユニ
ットを使用し電圧を印加して測定していた。
上述した従来の半導体集積回路は、端子のコンタクトチ
ェックや入力バッファの入力リークのチェック、出力バ
ッファの出力電流の測定等を１端子ごとにDC測定ユニッ
トで測定する構成となっているので、１回の測定時間が
長く、特に多数端子を有する半導体集積回路においては
チェック及び測定時間が膨大になるという欠点がある。
ェックや入力バッファの入力リークのチェック、出力バ
ッファの出力電流の測定等を１端子ごとにDC測定ユニッ
トで測定する構成となっているので、１回の測定時間が
長く、特に多数端子を有する半導体集積回路においては
チェック及び測定時間が膨大になるという欠点がある。
本発明の目的は、接続状態や入力リーク，出力電流のチ
ェック及び測定時間を短縮することができる半導体集積
回路を提供することにある。
ェック及び測定時間を短縮することができる半導体集積
回路を提供することにある。
本発明の半導体集積回路は、外部回路と接続するための
複数の第１の端子と、これら複数の第１の端子と内部回
路とをそれぞれ接続する複数の配線と、出力端を前記複
数の配線とそれぞれ接続しテスト時に制御信号により同
時導通して入力端からのテスト信号を前記複数の配線へ
同時に伝達する複数のトランスファゲートと、前記制御
信号及びテスト信号を入力する複数の第２の端子とを有
している。
複数の第１の端子と、これら複数の第１の端子と内部回
路とをそれぞれ接続する複数の配線と、出力端を前記複
数の配線とそれぞれ接続しテスト時に制御信号により同
時導通して入力端からのテスト信号を前記複数の配線へ
同時に伝達する複数のトランスファゲートと、前記制御
信号及びテスト信号を入力する複数の第２の端子とを有
している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、外部回路と接続して通常の信号の伝達を
行うための複数の端子T11〜T14と、バッファ回路２及び
内部回路ブロック３を含む内部回路と各端子T11〜T14と
をそれぞれ接続する複数の配線1A〜1Dと、出力端をこれ
ら各配線1A〜1Dとそれぞれ接続し、入力端を隣接する配
線1B〜1D及び入力バッファ5Aの出力端と接続し、テスト
時に制御信号SC1,SC2により同時に導通して入力バッフ
ァ5Aからのテスト信号STを入力端から出力端へと伝達し
各配線1A〜1Dへテスト信号STを同時に伝達する複数のト
ランスファゲート4A〜4Dと、テスト信号STを入力して入
力バッファ5Aへ伝達するテスト用の端子T21と、制御信
号SC1,SC2を入力して入力バッファ5B,5Cを介してトラン
スファゲート4A〜4Dへ伝達するテスト用の端子T22,T23
とを有する構成となっている。
行うための複数の端子T11〜T14と、バッファ回路２及び
内部回路ブロック３を含む内部回路と各端子T11〜T14と
をそれぞれ接続する複数の配線1A〜1Dと、出力端をこれ
ら各配線1A〜1Dとそれぞれ接続し、入力端を隣接する配
線1B〜1D及び入力バッファ5Aの出力端と接続し、テスト
時に制御信号SC1,SC2により同時に導通して入力バッフ
ァ5Aからのテスト信号STを入力端から出力端へと伝達し
各配線1A〜1Dへテスト信号STを同時に伝達する複数のト
ランスファゲート4A〜4Dと、テスト信号STを入力して入
力バッファ5Aへ伝達するテスト用の端子T21と、制御信
号SC1,SC2を入力して入力バッファ5B,5Cを介してトラン
スファゲート4A〜4Dへ伝達するテスト用の端子T22,T23
とを有する構成となっている。
また、この実施例は、端子T11,T12と接続する出力バッ
ファ21及び入出力バッファ22の端子T11,T12側のインピ
ーダンスをテスト時に高インピーダンスとするための回
路（ゲート回路G1〜G5,インバータI1,I2等）と、これを
制御する制御信号SC3を入力するテスト用の端子T24,入
力バッファ5Dとを備えている。
ファ21及び入出力バッファ22の端子T11,T12側のインピ
ーダンスをテスト時に高インピーダンスとするための回
路（ゲート回路G1〜G5,インバータI1,I2等）と、これを
制御する制御信号SC3を入力するテスト用の端子T24,入
力バッファ5Dとを備えている。
テスト時には、制御信号SC1,SC2によりトランスファゲ
ート4A〜4Dを導通させ、かつ制御信号SC3により端子
T11,T12と接続する出力バッファ21及び入出力バッファ2
2の端子T11,T12側を高インピーダンスとし、端子T21か
ら所定の電圧のテスト信号STを入力して配線1A〜1Dに印
加し、端子T11〜T14の電圧を測定することによりこれら
端子T11〜T14のコンタクトチェックを同時に行うことが
できる。このテストは、LSIテスタのファンクションテ
スト機能を利用して行うことができる。
ート4A〜4Dを導通させ、かつ制御信号SC3により端子
T11,T12と接続する出力バッファ21及び入出力バッファ2
2の端子T11,T12側を高インピーダンスとし、端子T21か
ら所定の電圧のテスト信号STを入力して配線1A〜1Dに印
加し、端子T11〜T14の電圧を測定することによりこれら
端子T11〜T14のコンタクトチェックを同時に行うことが
できる。このテストは、LSIテスタのファンクションテ
スト機能を利用して行うことができる。
従来の方法によると、１端子当りの測定時間はほぼ1ms
となるので、256端子の半導体集積回路のテスト時間は2
56msとなるのに対し、この実施例では、LSIテスタのフ
ァンクションテストの１周期を10μｓとすると、高レベ
ル，低レベルのテストを行うため、20μｓとなり、従来
と比較し、実に1/12800で済む。
となるので、256端子の半導体集積回路のテスト時間は2
56msとなるのに対し、この実施例では、LSIテスタのフ
ァンクションテストの１周期を10μｓとすると、高レベ
ル，低レベルのテストを行うため、20μｓとなり、従来
と比較し、実に1/12800で済む。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、コンタクトチェックのほかに、入力バッ
ファIB1〜IB4の入力リークのチェックと、出力バッファ
21A,21B及び入出力バッファ22A,22Bの出力電流の測定と
を同時に行うことができるようにしたものである。
ファIB1〜IB4の入力リークのチェックと、出力バッファ
21A,21B及び入出力バッファ22A,22Bの出力電流の測定と
を同時に行うことができるようにしたものである。
制御信号SC1,SC2によりトランスファゲート4A〜4Hを同
時に導通させ、端子T22から所定の電圧のテスト信号ST2
を入力してこの端子T22に流れ込む電流を測定し入力バ
ッファIB1〜IB4の入力リークのチェックを行い、端子T
21から所定の電圧のテスト信号ST1を入力してこの端子T
21に流れる電流を測定し出力バッファ21A,21B、入出力
バッファ22A,22Bの出力電流の測定を行う。なお、コン
タクトチェックは、端子T25からの制御信号により出力
バッファ21A,21B、入出力バッファ22A,22Bの出力インピ
ーダンスを高インピーダンスとし、端子T21,T22から所
定の電圧のテスト信号ST1,ST2を入力して端子T11〜T18
の電圧を測定することにより行うことができる。
時に導通させ、端子T22から所定の電圧のテスト信号ST2
を入力してこの端子T22に流れ込む電流を測定し入力バ
ッファIB1〜IB4の入力リークのチェックを行い、端子T
21から所定の電圧のテスト信号ST1を入力してこの端子T
21に流れる電流を測定し出力バッファ21A,21B、入出力
バッファ22A,22Bの出力電流の測定を行う。なお、コン
タクトチェックは、端子T25からの制御信号により出力
バッファ21A,21B、入出力バッファ22A,22Bの出力インピ
ーダンスを高インピーダンスとし、端子T21,T22から所
定の電圧のテスト信号ST1,ST2を入力して端子T11〜T18
の電圧を測定することにより行うことができる。
第３図は本発明の第３の実施例を示す回路図である。
この実施例は、配線1A〜1G 1本おきに低レベル（又は高
レベル）のテスト信号ST1及び高レベル（又は低レベ
ル）のテスト信号ST2を印加し、端子T11〜T17の電圧を
測定して端子T11〜T17間の短絡の有無をチェックするも
のである。
レベル）のテスト信号ST1及び高レベル（又は低レベ
ル）のテスト信号ST2を印加し、端子T11〜T17の電圧を
測定して端子T11〜T17間の短絡の有無をチェックするも
のである。
なお、これら実施例において、同一のテスト信号（ST,S
T1,ST2）を伝達するトランスファゲート（4A〜4H）を直
列に接続する構成としたが、各トランスファゲート（4A
〜4H）の入力端を対応する入力インバータ（5A,5B）の
出力端に接続し、テスト信号（ST,ST1,ST2）を並列に配
線（1A〜1H）に伝達することもできる。
T1,ST2）を伝達するトランスファゲート（4A〜4H）を直
列に接続する構成としたが、各トランスファゲート（4A
〜4H）の入力端を対応する入力インバータ（5A,5B）の
出力端に接続し、テスト信号（ST,ST1,ST2）を並列に配
線（1A〜1H）に伝達することもできる。
以上説明したように本発明は、通常の信号を伝達する複
数の第１の端子のほかに、複数のテスト用の端子と、出
力端を第１の端子及び内部回路間の配線と接続する複数
のトランスファゲートとを設け、テスト時に、これらテ
スト用の端子から各トランスファゲートを同時に導通さ
せてテスト信号を各配線へ同時に伝達してコンタクトチ
ェック等のテストを行う構成とすることにより、LSIテ
スタにより各第１の端子に対して同時にテストを行うこ
とができるので、大幅にテスト時間を短縮することがで
きる効果がある。
数の第１の端子のほかに、複数のテスト用の端子と、出
力端を第１の端子及び内部回路間の配線と接続する複数
のトランスファゲートとを設け、テスト時に、これらテ
スト用の端子から各トランスファゲートを同時に導通さ
せてテスト信号を各配線へ同時に伝達してコンタクトチ
ェック等のテストを行う構成とすることにより、LSIテ
スタにより各第１の端子に対して同時にテストを行うこ
とができるので、大幅にテスト時間を短縮することがで
きる効果がある。
第１図〜第３図はそれぞれ本発明の第１〜第３の実施例
を示す回路図である。 1A〜1H……配線、2,2A,2B……バッファ回路、3,3A,3B…
…内部回路ブロック、4A〜4H……トランスファゲート、
5A〜5E……入力バッファ、21,21A,21G……出力バッフ
ァ、22,22A,22B……入出力バッファ、G1〜G5……ゲート
回路、I1,I2……インバータ、IB1〜IB4……入力バッフ
ァ、Q1〜Q4……トランジスタ、T1〜T18,T21〜T25……端
子。
を示す回路図である。 1A〜1H……配線、2,2A,2B……バッファ回路、3,3A,3B…
…内部回路ブロック、4A〜4H……トランスファゲート、
5A〜5E……入力バッファ、21,21A,21G……出力バッフ
ァ、22,22A,22B……入出力バッファ、G1〜G5……ゲート
回路、I1,I2……インバータ、IB1〜IB4……入力バッフ
ァ、Q1〜Q4……トランジスタ、T1〜T18,T21〜T25……端
子。
Claims (1)
- 【請求項１】外部回路と接続するための複数の第１の端
子と、これら複数の第１の端子と内部回路とをそれぞれ
接続する複数の配線と、出力端を前記複数の配線とそれ
ぞれ接続しテスト時に制御信号により同時に導通して入
力端からのテスト信号を前記複数の配線へ同時に伝達す
る複数のトランスファゲートと、前記制御信号及びテス
ト信号を入力する複数の第２の端子とを有することを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245032A JPH07109844B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245032A JPH07109844B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290642A JPH0290642A (ja) | 1990-03-30 |
| JPH07109844B2 true JPH07109844B2 (ja) | 1995-11-22 |
Family
ID=17127567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63245032A Expired - Lifetime JPH07109844B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109844B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100886857B1 (ko) * | 2002-06-25 | 2009-03-05 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그의 테스트 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2551340B2 (ja) * | 1993-06-30 | 1996-11-06 | 日本電気株式会社 | コンタクト抵抗測定用半導体集積回路装置およびその測定方法 |
| JP2978692B2 (ja) * | 1993-10-08 | 1999-11-15 | 日本電気株式会社 | 半導体集積回路 |
| JP5182079B2 (ja) * | 2008-12-25 | 2013-04-10 | 富士通セミコンダクター株式会社 | 半導体装置及び電子機器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181457A (ja) * | 1987-01-23 | 1988-07-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1988
- 1988-09-28 JP JP63245032A patent/JPH07109844B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100886857B1 (ko) * | 2002-06-25 | 2009-03-05 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그의 테스트 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0290642A (ja) | 1990-03-30 |
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