JP2818546B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2818546B2 JP2818546B2 JP6327227A JP32722794A JP2818546B2 JP 2818546 B2 JP2818546 B2 JP 2818546B2 JP 6327227 A JP6327227 A JP 6327227A JP 32722794 A JP32722794 A JP 32722794A JP 2818546 B2 JP2818546 B2 JP 2818546B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関す
る。
る。
【０００２】
【従来の技術】近年、液晶パネルの微細化が進み、これ
により液晶パネル自体の端子間の間隔が狭くなり、出力
パッド数も多くなってきているのに伴ない、液晶パネル
の駆動に用いられる半導体集積回路も多出力化すること
が求められている。このために、当該半導体集積回路に
おいては、出力パッド間の間隔を狭くすることにより、
上記の多入力化要求に対応してきているが、そのような
対応策にも限界があり、現在においては、前記出力パッ
ド自体を従来よりも小さいパッドで構成する傾向になつ
てきている。
により液晶パネル自体の端子間の間隔が狭くなり、出力
パッド数も多くなってきているのに伴ない、液晶パネル
の駆動に用いられる半導体集積回路も多出力化すること
が求められている。このために、当該半導体集積回路に
おいては、出力パッド間の間隔を狭くすることにより、
上記の多入力化要求に対応してきているが、そのような
対応策にも限界があり、現在においては、前記出力パッ
ド自体を従来よりも小さいパッドで構成する傾向になつ
てきている。
【０００３】図３は、この種の半導体集積回路の第１の
従来例を示すブロック図であるが、図３に示されるよう
に、半導体集積回路１は、複数の出力回路２ａ、２ｂ、
……、２ｃを含み、これらの出力回路に対応して、それ
ぞれ信号出力パッド３ａ、３ｂ、……、３ｃがバッドと
して設けられており、なお且つ、出力回路２ａおよび出
力回路２ｃに対応して、仮信号出力パッド７ａおよび７
ｃが設けられている。この従来例においては、出力回路
２ａ、２ｂ、………、２ｃに接続される小さな信号出力
パッド３ａ、３ｂ、………、３ｃに対して、全ての信号
出力パッドとしては対応することはできないものの、そ
の中で接続可能な信号出力パッドに対してのみ、例え
ば、半導体チップの端側または空きのある領域における
信号出力パッド３ａおよび３ｃに対しては、大きな仮信
号出力パッド７ａおよび７ｂを設けることにより、各種
特性の検査に対応できるように考慮されている。
従来例を示すブロック図であるが、図３に示されるよう
に、半導体集積回路１は、複数の出力回路２ａ、２ｂ、
……、２ｃを含み、これらの出力回路に対応して、それ
ぞれ信号出力パッド３ａ、３ｂ、……、３ｃがバッドと
して設けられており、なお且つ、出力回路２ａおよび出
力回路２ｃに対応して、仮信号出力パッド７ａおよび７
ｃが設けられている。この従来例においては、出力回路
２ａ、２ｂ、………、２ｃに接続される小さな信号出力
パッド３ａ、３ｂ、………、３ｃに対して、全ての信号
出力パッドとしては対応することはできないものの、そ
の中で接続可能な信号出力パッドに対してのみ、例え
ば、半導体チップの端側または空きのある領域における
信号出力パッド３ａおよび３ｃに対しては、大きな仮信
号出力パッド７ａおよび７ｂを設けることにより、各種
特性の検査に対応できるように考慮されている。
【０００４】また、公知の半導体集積回路である第２の
従来例としては、特開平２−１０５４５２号公報におい
て提案されているものがあり、この従来例においては、
全信号出力パッドを試験対象とする構成が採られてい
る。図４は、この第２の従来例の構成を示すブロック図
であり、切替回路６ａ、６ｂ、６ｃおよび６ｄと、ラッ
チ回路１１ａ、１１ｂ、１１ｃおよび１１ｄと、内部回
路１２とを備えて構成され、各切替回路およびラッチ回
路に対応して、それぞれ信号出力パッド３ａ、３ｂ、３
ｃおよび３ｄが接続されており、更に、共通のテスト用
として、テスト用パッド４が設けられている。
従来例としては、特開平２−１０５４５２号公報におい
て提案されているものがあり、この従来例においては、
全信号出力パッドを試験対象とする構成が採られてい
る。図４は、この第２の従来例の構成を示すブロック図
であり、切替回路６ａ、６ｂ、６ｃおよび６ｄと、ラッ
チ回路１１ａ、１１ｂ、１１ｃおよび１１ｄと、内部回
路１２とを備えて構成され、各切替回路およびラッチ回
路に対応して、それぞれ信号出力パッド３ａ、３ｂ、３
ｃおよび３ｄが接続されており、更に、共通のテスト用
として、テスト用パッド４が設けられている。
【０００５】図４において、ラッチ回路１１ａ、１１
ｂ、１１ｃおよび１１ｄに対してラッチ信号ＶＬが入力
されると、当該ラッチ信号ＶＬに応じて、内部回路１２
より出力され、それぞれ信号線１３ａ、１３ｂ、１３ｃ
および１３ｄを介して伝達されてくる出力信号ＯＵＴ
１、ＯＵＴ２、ＯＵＴ３およびＯＵＴ４が、それぞれラ
ッチ回路１１ａ、１１ｂ、１１ｃおよび１１ｄによりラ
ッチされ、出力信号ＶOA、ＶOB、ＶOCおよびＶODとして
出力されて対応する信号出力パッド３ａ、３ｂ、３ｃお
よ３ｄの伝達される。この出力信号ＶOA、ＶOB、ＶOCお
よびＶODは、通常動作時においては、それぞれ信号出力
パッド３ａ、３ｂ、３ｃおよび３ｄから信号出力用の各
端子（図示されない）を介して外部回路（図示されな
い）に供給される。また、テストモード時においては、
切替信号５ａ、５ｂ、５ｃおよび５ｄにより、切替回路
６ａ、６ｂ、６ｃおよび６ｄが順次導通状態となり、こ
れらの出力信号ＶOA、ＶOB、ＶOCおよびＶODは、順次切
替えられてテスト用パッド４に伝達され、テスト用の出
力信号ＶO として、所定のテスト用端子（図示されな
い）を介して外部の検査装置（図示されない）に伝達さ
れる。
ｂ、１１ｃおよび１１ｄに対してラッチ信号ＶＬが入力
されると、当該ラッチ信号ＶＬに応じて、内部回路１２
より出力され、それぞれ信号線１３ａ、１３ｂ、１３ｃ
および１３ｄを介して伝達されてくる出力信号ＯＵＴ
１、ＯＵＴ２、ＯＵＴ３およびＯＵＴ４が、それぞれラ
ッチ回路１１ａ、１１ｂ、１１ｃおよび１１ｄによりラ
ッチされ、出力信号ＶOA、ＶOB、ＶOCおよびＶODとして
出力されて対応する信号出力パッド３ａ、３ｂ、３ｃお
よ３ｄの伝達される。この出力信号ＶOA、ＶOB、ＶOCお
よびＶODは、通常動作時においては、それぞれ信号出力
パッド３ａ、３ｂ、３ｃおよび３ｄから信号出力用の各
端子（図示されない）を介して外部回路（図示されな
い）に供給される。また、テストモード時においては、
切替信号５ａ、５ｂ、５ｃおよび５ｄにより、切替回路
６ａ、６ｂ、６ｃおよび６ｄが順次導通状態となり、こ
れらの出力信号ＶOA、ＶOB、ＶOCおよびＶODは、順次切
替えられてテスト用パッド４に伝達され、テスト用の出
力信号ＶO として、所定のテスト用端子（図示されな
い）を介して外部の検査装置（図示されない）に伝達さ
れる。
【０００６】液晶パネルの駆動に用いられる半導体集積
回路として、この公知の従来例を使用した場合の第３の
従来例の構成が図５のブロック図に示される。本従来例
は、出力回路２ａ、２ｂ、２ｃおよ２ｄと、切替回路６
ａ、６ｂ、６ｃおよび６ｄとを備えて構成され、各出力
回路および切替回路にはに対応して、それぞれ信号出力
パッド３ａ、３ｂ、３ｃおよび３ｄが接続されており、
また共通のテスト用として、テスト用パッド４が設けら
れている。
回路として、この公知の従来例を使用した場合の第３の
従来例の構成が図５のブロック図に示される。本従来例
は、出力回路２ａ、２ｂ、２ｃおよ２ｄと、切替回路６
ａ、６ｂ、６ｃおよび６ｄとを備えて構成され、各出力
回路および切替回路にはに対応して、それぞれ信号出力
パッド３ａ、３ｂ、３ｃおよび３ｄが接続されており、
また共通のテスト用として、テスト用パッド４が設けら
れている。
【０００７】図５において、出力回路２ａ、２ｂ、２ｃ
および２ｄの出力信号は、通常動作時においては、それ
ぞれ対応する信号出力パッド３ａ、３ｂ、３ｃおよび３
ｄより、所定の信号出力用の各端子（図示されない）を
介して外部回路（図示されない）に供給される。また、
テストモード時においては、切替信号５ａ、５ｂ、５ｃ
および５ｄにより制御されて、切替回路６ａ、６ｂ、６
ｃおよび６ｄが順次導通状態となり、これらの出力回路
２ａ、２ｂ、２ｃおよび２ｄの出力信号は、順次切替え
られてテスト用パッド４に伝達され、テスト用の信号出
力として、テスト用端子（図示されない）を介して外部
の検査装置（図示されない）に伝達される。
および２ｄの出力信号は、通常動作時においては、それ
ぞれ対応する信号出力パッド３ａ、３ｂ、３ｃおよび３
ｄより、所定の信号出力用の各端子（図示されない）を
介して外部回路（図示されない）に供給される。また、
テストモード時においては、切替信号５ａ、５ｂ、５ｃ
および５ｄにより制御されて、切替回路６ａ、６ｂ、６
ｃおよび６ｄが順次導通状態となり、これらの出力回路
２ａ、２ｂ、２ｃおよび２ｄの出力信号は、順次切替え
られてテスト用パッド４に伝達され、テスト用の信号出
力として、テスト用端子（図示されない）を介して外部
の検査装置（図示されない）に伝達される。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、第１の従来例の場合には、仮信号
出力パッドが、全ての信号出力パッドとまではいかない
ものの、接続可能な一部の信号出力パッドに対してのみ
仮信号出力パッドが設けられているために、全ての信号
出力パッドに対応する試験を実施することが不可能とな
り、半導体集積回路自体の信頼性を保持する点において
問題が介在しているという欠点がある。
集積回路においては、第１の従来例の場合には、仮信号
出力パッドが、全ての信号出力パッドとまではいかない
ものの、接続可能な一部の信号出力パッドに対してのみ
仮信号出力パッドが設けられているために、全ての信号
出力パッドに対応する試験を実施することが不可能とな
り、半導体集積回路自体の信頼性を保持する点において
問題が介在しているという欠点がある。
【０００９】また、第２および第３の従来例の場合に
は、全出力パッドに対応して共通のテスト用パッドが設
けられていることにより、全信号出力パッドに対応する
検査を実施することはできるものの、当該検査時におい
ては、テスト用パッドが１個のみであるため、当該テス
ト用パッドに電流を印加し、そのテスト用パッドより出
力される電圧を測定することにより出力回路またはラッ
チ回路等の特性をテストする場合、或はまた当該テスト
用パッドに電圧を印加し、そのテスト用パッドより出力
される電流を測定することにより出力回路またはラッチ
回路等の特性をテストする場合において、前記テスト用
パッドが１個しか設けられていないために、切替回路を
形成するトランジスタに流れる電流による電圧降下分に
対応する測定誤差を生じ、試験の測定値に対する信頼性
が低下するという欠点がある。
は、全出力パッドに対応して共通のテスト用パッドが設
けられていることにより、全信号出力パッドに対応する
検査を実施することはできるものの、当該検査時におい
ては、テスト用パッドが１個のみであるため、当該テス
ト用パッドに電流を印加し、そのテスト用パッドより出
力される電圧を測定することにより出力回路またはラッ
チ回路等の特性をテストする場合、或はまた当該テスト
用パッドに電圧を印加し、そのテスト用パッドより出力
される電流を測定することにより出力回路またはラッチ
回路等の特性をテストする場合において、前記テスト用
パッドが１個しか設けられていないために、切替回路を
形成するトランジスタに流れる電流による電圧降下分に
対応する測定誤差を生じ、試験の測定値に対する信頼性
が低下するという欠点がある。
【００１０】
【課題を解決するための手段】本発明の構成は、複数の
データ出力回路と、これらデータ出力回路の出力をそれ
ぞれ接続する複数の信号出力パッドとを有するデータ出
力回路特性試験用の半導体集積回路において、前記複数
のデータ出力回路に対するそれぞれの電圧および電流テ
スト用パッドとして用いる第１および第２のテスト用パ
ッドを、それぞれ第１および第２の接続切替手段を介し
て、前記各データ出力回路と前記各信号出力パッドとの
間の接続個所に接続し、所定の切替信号により前記第１
および第２のテスト用パッドが、前記各データ出力回路
に順次接続されるようにしたことを特徴とする。
データ出力回路と、これらデータ出力回路の出力をそれ
ぞれ接続する複数の信号出力パッドとを有するデータ出
力回路特性試験用の半導体集積回路において、前記複数
のデータ出力回路に対するそれぞれの電圧および電流テ
スト用パッドとして用いる第１および第２のテスト用パ
ッドを、それぞれ第１および第２の接続切替手段を介し
て、前記各データ出力回路と前記各信号出力パッドとの
間の接続個所に接続し、所定の切替信号により前記第１
および第２のテスト用パッドが、前記各データ出力回路
に順次接続されるようにしたことを特徴とする。
【００１１】なお、前記試験用接続切替手段は、前記複
数の信号出力パッドに接続される第１の信号端子と、前
記第１のテスト用パッドに接続される第２の信号端子と
を備え、前記切替信号により開閉切替制御される第１の
切替回路と、前記第１の切替回路の第１の信号端子とと
もに、対応する前記信号パッドに共通接続される第３の
信号端子と、前記第２のテスト用パッドに接続される第
４の信号端子とを備え、前記切替信号により開閉切替制
御される第２の切替回路と、を備えて構成してもよい。
数の信号出力パッドに接続される第１の信号端子と、前
記第１のテスト用パッドに接続される第２の信号端子と
を備え、前記切替信号により開閉切替制御される第１の
切替回路と、前記第１の切替回路の第１の信号端子とと
もに、対応する前記信号パッドに共通接続される第３の
信号端子と、前記第２のテスト用パッドに接続される第
４の信号端子とを備え、前記切替信号により開閉切替制
御される第２の切替回路と、を備えて構成してもよい。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の第１の実施例の構成を示す
ブロック図である。図１に示されるように、本実施例の
半導体集積回路１は、出力回路２ａ、２ｂ、２ｃおよび
２ｄと、それぞれ２個のトランジスタ（図示されない）
により形成される切替回路６ａ、６ｂ、６ｃ、６ｄ、６
ｅ、６ｆ、６ｇおよび６ｈとを備えて構成され、これら
の各出力回路および切替回路に対応して、それぞれ信号
出力パッド３ａ、３ｂ、３ｃおよび３ｄが信号出力用の
パッドとして設けられており、且つ、切替回路６ａ、６
ｂ、６ｃおよび６ｄに対しては、共通のテスト用として
テスト用パッド４ａが接続され、また切替回路６ｅ、６
ｆ、６ｇおよび６ｈに対しては、同様に共通のテスト用
としてテスト用パッド４ｂが接続されている。
ブロック図である。図１に示されるように、本実施例の
半導体集積回路１は、出力回路２ａ、２ｂ、２ｃおよび
２ｄと、それぞれ２個のトランジスタ（図示されない）
により形成される切替回路６ａ、６ｂ、６ｃ、６ｄ、６
ｅ、６ｆ、６ｇおよび６ｈとを備えて構成され、これら
の各出力回路および切替回路に対応して、それぞれ信号
出力パッド３ａ、３ｂ、３ｃおよび３ｄが信号出力用の
パッドとして設けられており、且つ、切替回路６ａ、６
ｂ、６ｃおよび６ｄに対しては、共通のテスト用として
テスト用パッド４ａが接続され、また切替回路６ｅ、６
ｆ、６ｇおよび６ｈに対しては、同様に共通のテスト用
としてテスト用パッド４ｂが接続されている。
【００１４】図１において、通常動作時においては、出
力回路２ａ、２ｂ、２ｃおよび２ｄからの出力信号は、
それぞれ信号出力パッド３ａ、３ｂ、３ｃおよび３ｄよ
り、所定の信号出力用の各端子（図示されない）を介し
て外部回路（図示されない）に供給される。また、テス
トモード時においては、それぞれ切替信号５ａ、５ｂ、
５ｃ、５ｄ、５ｅ、５ｆ、５ｇおよび５ｈにより順次制
御されて、切替回路６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６
ｆ、６ｇおよび６ｈは、それぞれ順次導通状態となる。
これにより、例えば、切替回路６ａおよび切替回路６ｅ
の場合には、切替信号５ａにより制御されて同時に導通
状態となり、出力回路２ａからの出力信号は、それぞれ
切替回路６ａおよび６ｂを経由して、対応するテスト用
パッド４ａおよび４ｂを介してテスト用の入出力信号と
して、外部の検査装置（図示されない）に伝達される。
このようにして、出力回路２ａ、２ｂ、２ｃおよび２ｄ
からの出力信号は、それぞれ対応する切替信号５ａ、５
ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｇおよび５ｈにより制
御されて、切替回路６ａ、６ｂ、６ｃおよび６ｄによる
出力信号は、順次テスト用パッド４ａを介して、テスト
用の入出力信号として外部の検査装置に伝達され、また
切替回路６ｅ、６ｆ、６ｇおよび６ｈによる出力信号
は、順次テスト用パッド４ｂを介して、テスト用の入出
力信号として外部の検査装置（図示されない）に伝達さ
れる。
力回路２ａ、２ｂ、２ｃおよび２ｄからの出力信号は、
それぞれ信号出力パッド３ａ、３ｂ、３ｃおよび３ｄよ
り、所定の信号出力用の各端子（図示されない）を介し
て外部回路（図示されない）に供給される。また、テス
トモード時においては、それぞれ切替信号５ａ、５ｂ、
５ｃ、５ｄ、５ｅ、５ｆ、５ｇおよび５ｈにより順次制
御されて、切替回路６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６
ｆ、６ｇおよび６ｈは、それぞれ順次導通状態となる。
これにより、例えば、切替回路６ａおよび切替回路６ｅ
の場合には、切替信号５ａにより制御されて同時に導通
状態となり、出力回路２ａからの出力信号は、それぞれ
切替回路６ａおよび６ｂを経由して、対応するテスト用
パッド４ａおよび４ｂを介してテスト用の入出力信号と
して、外部の検査装置（図示されない）に伝達される。
このようにして、出力回路２ａ、２ｂ、２ｃおよび２ｄ
からの出力信号は、それぞれ対応する切替信号５ａ、５
ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｇおよび５ｈにより制
御されて、切替回路６ａ、６ｂ、６ｃおよび６ｄによる
出力信号は、順次テスト用パッド４ａを介して、テスト
用の入出力信号として外部の検査装置に伝達され、また
切替回路６ｅ、６ｆ、６ｇおよび６ｈによる出力信号
は、順次テスト用パッド４ｂを介して、テスト用の入出
力信号として外部の検査装置（図示されない）に伝達さ
れる。
【００１５】従って、本実施例においては、それぞれの
信号出力パッドに対応してそれぞれ一対の切替回路を設
け、これらの各対の切替回路に対応する一対のテスト用
パッド４ａおよび４ｂを設けて、試験時においては、そ
れぞれのテスト用パッドに対して、一方のテスト用パッ
ドは電流入力用とし、他方のテスト用パッドは電圧測定
用として使い分けることにより、従来問題とされている
切替回路における電圧低下分に起因する測定誤差は排除
される。また、上記のテスト用パッド４ａおよび４ｂに
より、全ての信号出力パッドに対する試験を漏れなく行
うことが可能となり、これらの全信号出力パッドを、よ
り小さいパッドにより構成することにより、多出力化の
要請に対応することが可能となる。
信号出力パッドに対応してそれぞれ一対の切替回路を設
け、これらの各対の切替回路に対応する一対のテスト用
パッド４ａおよび４ｂを設けて、試験時においては、そ
れぞれのテスト用パッドに対して、一方のテスト用パッ
ドは電流入力用とし、他方のテスト用パッドは電圧測定
用として使い分けることにより、従来問題とされている
切替回路における電圧低下分に起因する測定誤差は排除
される。また、上記のテスト用パッド４ａおよび４ｂに
より、全ての信号出力パッドに対する試験を漏れなく行
うことが可能となり、これらの全信号出力パッドを、よ
り小さいパッドにより構成することにより、多出力化の
要請に対応することが可能となる。
【００１６】次に、本発明の第２の実施例について説明
する。図２は本実施例の構成を示すブロック図である。
図２に示されるように、本実施例の半導体集積回路１
は、切替回路６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６
ｇおよび６ｈと、タイミング発生回路８と、電流源９
と、電圧計１０と、ラッチ回路１１ａ、１１ｂ、１１ｃ
および１１ｄと、内部回路１２とを備えて構成され、各
切替回路およびラッチ回路に対応して、それぞれ信号出
力パッド３ａ、３ｂ、３ｃおよび３ｄが接続されてお
り、更に、共通のテスト用として、それぞれテスト用パ
ッド４ａおよび４ｂが設けられている。
する。図２は本実施例の構成を示すブロック図である。
図２に示されるように、本実施例の半導体集積回路１
は、切替回路６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６
ｇおよび６ｈと、タイミング発生回路８と、電流源９
と、電圧計１０と、ラッチ回路１１ａ、１１ｂ、１１ｃ
および１１ｄと、内部回路１２とを備えて構成され、各
切替回路およびラッチ回路に対応して、それぞれ信号出
力パッド３ａ、３ｂ、３ｃおよび３ｄが接続されてお
り、更に、共通のテスト用として、それぞれテスト用パ
ッド４ａおよび４ｂが設けられている。
【００１７】図２において、ラッチ回路１１ａ、１１
ｂ、１１ｃおよび１１ｄに対してラッチ信号ＶＬが入力
されると、当該ラッチ信号ＶＬに応じて、内部回路１２
より出力され、それぞれ信号線１３ａ、１３ｂ、１３ｃ
および１３ｄを介して伝達されてくる出力信号ＯＵＴ
１、ＯＵＴ２、ＯＵＴ３およびＯＵＴ４は、それぞれ対
応するラッチ回路１１ａ、１１ｂ、１１ｃおよび１１ｄ
によりラッチされる。これらのラッチ回路１１ａ、１１
ｂ、１１ｃおよび１１ｄから出力される出力信号は、通
常動作時においては、信号出力パッド３ａ、３ｂ、３ｃ
および３ｄから外部回路（図示されない）に出力され
る。また、テストモード時においては、タイミング発生
回路８より、所定のタイミングにおいて出力される切替
信号５ａ、５ｂ、５ｃおよび５ｄにより制御されて、そ
れぞれ切替回路６ａ、６ｂ、６ｃおよび６ｄは順次導通
状態となる。これにより、例えば、切替回路６ａおよび
切替回路６ｅの場合には、切替信号５ａにより制御され
て同時に導通状態となり、ラッチ回路１１ａからの出力
信号は、それぞれ切替回路６ａおよび６ｂを経由して、
対応するテスト用パッド４ａおよび４ｂに伝達される。
このようにして、ラッチ回路１１ａ、１１ｂ、１１ｃお
よび１１ｄからの出力信号は、それぞれ対応する切替信
号５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｇおよび５
ｈにより制御されて、一方の切替回路６ａ、６ｂ、６ｃ
および６ｄによる出力信号は、順次テスト用パッド４ａ
に伝達され、また他方の切替回路６ｅ、６ｆ、６ｇおよ
び６ｈによる出力信号は、順次テスト用パッド４ｂに伝
達される。検査時においては、テスト用パッド４ａにお
いて電流源９を印加することにより、タイミング発生回
路８によりタイミングが選択されている切替信号５ａ、
５ｂ、５ｃおよび５ｄの内の一つの切替信号、例えばそ
れを切替信号５ａとすると、当該切替信号５ａにより制
御される切替回路６ａおよび６ｅが導通状態となり、電
流源９の電流が、切替回路６ａを介して、信号出力パッ
ド３ａに接続されているラッチ回路１１ａに流入する。
この電流の入力により、ラッチ回路１１ａの内部回路に
おいて発生する電圧を、切替回路６ｅを介してテスト用
パッド４ｂに出力し、電圧計１０により当該電圧を測定
することにより、ラッチ回路１１ａの特性が計測され
る。同様にして、タイミング発生回路８により、順次出
力される切替信号により、それぞれのラッチ回路の特性
を計測することができる。
ｂ、１１ｃおよび１１ｄに対してラッチ信号ＶＬが入力
されると、当該ラッチ信号ＶＬに応じて、内部回路１２
より出力され、それぞれ信号線１３ａ、１３ｂ、１３ｃ
および１３ｄを介して伝達されてくる出力信号ＯＵＴ
１、ＯＵＴ２、ＯＵＴ３およびＯＵＴ４は、それぞれ対
応するラッチ回路１１ａ、１１ｂ、１１ｃおよび１１ｄ
によりラッチされる。これらのラッチ回路１１ａ、１１
ｂ、１１ｃおよび１１ｄから出力される出力信号は、通
常動作時においては、信号出力パッド３ａ、３ｂ、３ｃ
および３ｄから外部回路（図示されない）に出力され
る。また、テストモード時においては、タイミング発生
回路８より、所定のタイミングにおいて出力される切替
信号５ａ、５ｂ、５ｃおよび５ｄにより制御されて、そ
れぞれ切替回路６ａ、６ｂ、６ｃおよび６ｄは順次導通
状態となる。これにより、例えば、切替回路６ａおよび
切替回路６ｅの場合には、切替信号５ａにより制御され
て同時に導通状態となり、ラッチ回路１１ａからの出力
信号は、それぞれ切替回路６ａおよび６ｂを経由して、
対応するテスト用パッド４ａおよび４ｂに伝達される。
このようにして、ラッチ回路１１ａ、１１ｂ、１１ｃお
よび１１ｄからの出力信号は、それぞれ対応する切替信
号５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｇおよび５
ｈにより制御されて、一方の切替回路６ａ、６ｂ、６ｃ
および６ｄによる出力信号は、順次テスト用パッド４ａ
に伝達され、また他方の切替回路６ｅ、６ｆ、６ｇおよ
び６ｈによる出力信号は、順次テスト用パッド４ｂに伝
達される。検査時においては、テスト用パッド４ａにお
いて電流源９を印加することにより、タイミング発生回
路８によりタイミングが選択されている切替信号５ａ、
５ｂ、５ｃおよび５ｄの内の一つの切替信号、例えばそ
れを切替信号５ａとすると、当該切替信号５ａにより制
御される切替回路６ａおよび６ｅが導通状態となり、電
流源９の電流が、切替回路６ａを介して、信号出力パッ
ド３ａに接続されているラッチ回路１１ａに流入する。
この電流の入力により、ラッチ回路１１ａの内部回路に
おいて発生する電圧を、切替回路６ｅを介してテスト用
パッド４ｂに出力し、電圧計１０により当該電圧を測定
することにより、ラッチ回路１１ａの特性が計測され
る。同様にして、タイミング発生回路８により、順次出
力される切替信号により、それぞれのラッチ回路の特性
を計測することができる。
【００１８】即ち、本実施例においても、それぞれの信
号出力パッドに対応してそれぞれ一対の切替回路を設
け、これらの各対の切替回路に対応する一対のテスト用
パッド４ａおよび４ｂを設けて、試験時においては、そ
れぞれのテスト用パッドに対して、一方のテスト用パッ
ドは電流入力用とし、他方のテスト用パッドは電圧測定
用として使い分けることにより、従来問題とされている
切替回路における電圧低下分に起因する測定誤差は排除
される。また、上記のテスト用パッド４ａおよび４ｂに
より、全ての信号出力パッドに対する試験を漏れなく行
うことが可能となり、これらの全信号出力パッドを、よ
り小さいパッドにより構成することにより、多出力化の
要請に対応することができる。
号出力パッドに対応してそれぞれ一対の切替回路を設
け、これらの各対の切替回路に対応する一対のテスト用
パッド４ａおよび４ｂを設けて、試験時においては、そ
れぞれのテスト用パッドに対して、一方のテスト用パッ
ドは電流入力用とし、他方のテスト用パッドは電圧測定
用として使い分けることにより、従来問題とされている
切替回路における電圧低下分に起因する測定誤差は排除
される。また、上記のテスト用パッド４ａおよび４ｂに
より、全ての信号出力パッドに対する試験を漏れなく行
うことが可能となり、これらの全信号出力パッドを、よ
り小さいパッドにより構成することにより、多出力化の
要請に対応することができる。
【００１９】
【発明の効果】以上説明したように、本発明は、それぞ
れの信号出力パッドに一対の切替回路を設け、これらの
切替回路対に対応する一対のテスト用パッド４ａおよび
４ｂを設けて、試験時に、一方のテスト用パッドは電流
入力用とし、他方のテスト用パッドは電圧測定用として
使い分けることにより、切替回路における電圧低下分に
起因する測定誤差を排除することが可能となり、測定の
信頼性を向上させることができるという効果がある。
れの信号出力パッドに一対の切替回路を設け、これらの
切替回路対に対応する一対のテスト用パッド４ａおよび
４ｂを設けて、試験時に、一方のテスト用パッドは電流
入力用とし、他方のテスト用パッドは電圧測定用として
使い分けることにより、切替回路における電圧低下分に
起因する測定誤差を排除することが可能となり、測定の
信頼性を向上させることができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】第１の従来例を示すブロック図である。
【図４】第２の従来例を示すブロック図である。
【図５】第３の従来例を示すブロック図である。
１ 半導体集積回路 ２ａ〜２ｄ 出力回路 ３ａ〜３ｄ 信号出力パッド ４、４ａ、４ｂ テスト用パッド ５ａ〜５ｄ 切替信号 ６ａ〜６ｈ 切替回路 ７ａ、７ｂ 仮信号出力パッド ８ タイミング回路 ９ 電流源 １０ 電圧計 １１ａ〜１１ｄ ラッチ回路 １２ 内部回路 １３ａ〜１３ｄ 信号線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 H01L 21/66 H01L 27/04
Claims (2)
- 【請求項１】 複数のデータ出力回路と、これらデータ
出力回路の出力をそれぞれ接続する複数の信号出力パッ
ドとを有するデータ出力回路特性試験用の半導体集積回
路において、前記複数のデータ出力回路に対するそれぞ
れの電圧および電流テスト用パッドとして用いる第１お
よび第２のテスト用パッドを、それぞれ第１および第２
の接続切替手段を介して、前記各データ出力回路と前記
各信号出力パッドとの間の接続個所に接続し、所定の切
替信号により前記第１および第２のテスト用パッドが、
前記各データ出力回路に順次接続されるようにしたこと
を特徴とする半導体集積回路。 - 【請求項２】 前記試験用接続切替手段が、前記複数の信号出力パッドに接続される第１の信号端子
と、前記第１のテスト用パッドに接続される第２の信号
端子とを備え、 前記切替信号により開閉切替制御される
第１の切替回路と、前記第１の切替回路の第１の信号端子とともに、対応す
る前記信号パッドに共通接続される第３の信号端子と、
前記第２のテスト用パッドに接続される第４の信号端子
とを備え、 前記切替信号により開閉切替制御される第２
の切替回路と、 を備えて構成されることを特徴とする請求項１記載の半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327227A JP2818546B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327227A JP2818546B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08184646A JPH08184646A (ja) | 1996-07-16 |
| JP2818546B2 true JP2818546B2 (ja) | 1998-10-30 |
Family
ID=18196743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6327227A Expired - Fee Related JP2818546B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2818546B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3895163B2 (ja) | 2001-11-29 | 2007-03-22 | 富士通株式会社 | 液晶パネルドライバ装置 |
| JP4313544B2 (ja) * | 2002-05-15 | 2009-08-12 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
| CN103940346B (zh) * | 2014-04-23 | 2016-06-29 | 福州大学 | 基于单目视觉技术的智能交流接触器三维动态测试装置 |
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|---|---|---|---|---|
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| JPS63178538A (ja) * | 1987-01-20 | 1988-07-22 | Nec Corp | 半導体集積回路装置 |
| JPH02105452A (ja) * | 1988-10-13 | 1990-04-18 | Nec Corp | 半導体集積回路の出力回路 |
| JPH02162757A (ja) * | 1988-12-16 | 1990-06-22 | Hitachi Ltd | 半導体集積回路装置 |
| JP2589876B2 (ja) * | 1990-12-18 | 1997-03-12 | 松下電子工業株式会社 | 半導体集積回路装置 |
| FR2673204B1 (fr) * | 1991-02-25 | 1995-03-24 | Picardie Lainiere | Textile d'entoilage composite et son procede de fabrication. |
| JPH04324951A (ja) * | 1991-04-25 | 1992-11-13 | Nec Corp | 半導体装置 |
| JPH0659269A (ja) * | 1992-08-06 | 1994-03-04 | Fujitsu Ltd | 液晶表示パネルユニットの電気接続の試験方法 |
| US5370923A (en) * | 1993-02-26 | 1994-12-06 | Advanced Micro Devices, Inc. | Photolithography test structure |
| JPH06273479A (ja) * | 1993-03-18 | 1994-09-30 | Hitachi Ltd | 配線の信頼性評価法及び評価装置 |
| JP3319078B2 (ja) * | 1993-09-14 | 2002-08-26 | ソニー株式会社 | 半導体素子測定方法 |
-
1994
- 1994-12-28 JP JP6327227A patent/JP2818546B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08184646A (ja) | 1996-07-16 |
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