JP2723676B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2723676B2 JP2723676B2 JP3003016A JP301691A JP2723676B2 JP 2723676 B2 JP2723676 B2 JP 2723676B2 JP 3003016 A JP3003016 A JP 3003016A JP 301691 A JP301691 A JP 301691A JP 2723676 B2 JP2723676 B2 JP 2723676B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に直流特性のテスト性の優れた半導体集積回路に関す
る。
特に直流特性のテスト性の優れた半導体集積回路に関す
る。
【０００２】
【従来の技術】図３は従来の半導体集積回路を示すブロ
ック図である。
ック図である。
【０００３】図３において、従来の一般的な半導体集積
回路１０１は、論理回路１０９と、入力端子１０２，１
０３，１０４、出力端子１０６，１０７、入出力端子１
０８とを、それぞれ入力バッファ１１０，１１１，１１
２，１２３、出力バッファ１２１，１２２，１２４を介
して接続した構成となっている。
回路１０１は、論理回路１０９と、入力端子１０２，１
０３，１０４、出力端子１０６，１０７、入出力端子１
０８とを、それぞれ入力バッファ１１０，１１１，１１
２，１２３、出力バッファ１２１，１２２，１２４を介
して接続した構成となっている。
【０００４】本従来例では、端子数はわずか６本である
が、これは説明を簡単にするためのもので、実際には数
十本の端子数を有する。
が、これは説明を簡単にするためのもので、実際には数
十本の端子数を有する。
【０００５】このようは従来の半導体集積回路１０１の
テストは、通常汎用テスタを使用して、各入力端子１０
２，１０３，１０４，および入出力端子１０８に入力パ
ターンを印加し、各出力端子１０６，１０７，および入
出力端子１０８の出力パターンを期待値と照合する機能
テストと、各端子１０２，１０３，１０４，１０６，１
０７，１０８の直流特性を測定する直流テストとが実施
される。
テストは、通常汎用テスタを使用して、各入力端子１０
２，１０３，１０４，および入出力端子１０８に入力パ
ターンを印加し、各出力端子１０６，１０７，および入
出力端子１０８の出力パターンを期待値と照合する機能
テストと、各端子１０２，１０３，１０４，１０６，１
０７，１０８の直流特性を測定する直流テストとが実施
される。
【０００６】ここで、特に出力端子１０６，１０７，お
よび入出力端子１０８の出力バッファ１２１，１２２，
１２４の直流テストの方法は、入出力端子１０２，１０
３，１０４および入出力端子１０８から入力パターンを
印加し、論理回路１０９の状態を決定し、出力バッファ
１２１，１２２，１２４をＨレベル、またはＬレベルの
論理出力となるように設定した後に、出力電圧や出力電
流等の測定を実施するものである。
よび入出力端子１０８の出力バッファ１２１，１２２，
１２４の直流テストの方法は、入出力端子１０２，１０
３，１０４および入出力端子１０８から入力パターンを
印加し、論理回路１０９の状態を決定し、出力バッファ
１２１，１２２，１２４をＨレベル、またはＬレベルの
論理出力となるように設定した後に、出力電圧や出力電
流等の測定を実施するものである。
【０００７】
【発明が解決しようとする課題】このような従来の半導
体集積回路１０１では、論理回路１０９の機能が複雑に
なればなるほど、また出力端子の数が多ければ多いほ
ど、各出力バッファ１２１，１２２，１２４，…の出力
値を所望の状態に設定するために、非常に多くの入力パ
ターンを必要とし、テスト時間が長くなるばかりでな
く、テストプログラム作成が困難になるという欠点があ
った。
体集積回路１０１では、論理回路１０９の機能が複雑に
なればなるほど、また出力端子の数が多ければ多いほ
ど、各出力バッファ１２１，１２２，１２４，…の出力
値を所望の状態に設定するために、非常に多くの入力パ
ターンを必要とし、テスト時間が長くなるばかりでな
く、テストプログラム作成が困難になるという欠点があ
った。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
の特徴は、複数の入力端子および入出力端子と、これら
の端子からそれぞれ入力バッファを介して入力信号が供
給される内部論理回路と、この内部論理回路の複数の出
力信号がそれぞれ出力バッファを介して対応する出力端
子および入出力端子に出力される半導体集積回路におい
て、テスト信号のアクティブレベルに応答して状態が反
転するＴ型フリップフロップと、このＴ型フリップフロ
ップの出力および前記テスト信号の組み合わせにより前
記内部論理回路の状態に関係なく前記出力端子および前
記入出力端子の全電位を一斉に論理レベルの“１”また
は“０”に揃えて設定する切換回路とを有し、前記内部
論理回路の出力信号がそれぞれ前記切換回路を介して前
記出力バッファに入力されることにある。
の特徴は、複数の入力端子および入出力端子と、これら
の端子からそれぞれ入力バッファを介して入力信号が供
給される内部論理回路と、この内部論理回路の複数の出
力信号がそれぞれ出力バッファを介して対応する出力端
子および入出力端子に出力される半導体集積回路におい
て、テスト信号のアクティブレベルに応答して状態が反
転するＴ型フリップフロップと、このＴ型フリップフロ
ップの出力および前記テスト信号の組み合わせにより前
記内部論理回路の状態に関係なく前記出力端子および前
記入出力端子の全電位を一斉に論理レベルの“１”また
は“０”に揃えて設定する切換回路とを有し、前記内部
論理回路の出力信号がそれぞれ前記切換回路を介して前
記出力バッファに入力されることにある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
の構成は、複数の入力端子，出力端子，入出力端子と、
内部論理回路とを、それぞれ入力バッファ，出力バッフ
ァを介して接続した半導体集積回路において、テスト端
子と、前記テスト端子の論理信号をクロック入力に接続
したＴ型フリップフロップと、前記テスト端子の論理信
号および前記Ｔ型フリップフロップの出力と、前記内部
論理回路の出力とを入力とし、前記出力バッファの入力
にそれぞれ出力を接続した切換回路とを備えたことを特
徴とする。
の構成は、複数の入力端子，出力端子，入出力端子と、
内部論理回路とを、それぞれ入力バッファ，出力バッフ
ァを介して接続した半導体集積回路において、テスト端
子と、前記テスト端子の論理信号をクロック入力に接続
したＴ型フリップフロップと、前記テスト端子の論理信
号および前記Ｔ型フリップフロップの出力と、前記内部
論理回路の出力とを入力とし、前記出力バッファの入力
にそれぞれ出力を接続した切換回路とを備えたことを特
徴とする。
【００１０】
【実施例】図１は本発明の一実施例の半導体集積回路を
示すブロック図である。
示すブロック図である。
【００１１】図１において、本実施例の半導体集積回路
１は、入力端子２，３，４，および入出力端子８を、入
力バッファ１０，１１，１２，２３を介して入力する論
理回路９と、テスト端子５を入力バッファ１３を介して
クロック（Ｔ）入力に接続し、入力バッファ１２の出力
をリセット（Ｒ）入力に接続したＴ型フリップフロップ
１９と、論理回路９の出力２９，３０，３２，３３，お
よびＴ型フリップフロップ１９の出力と、入力バッファ
１３の出力即ち信号ＴＥＳＴとを入力とし、出力を出力
バッファ２１，２２，２４の入力に接続した切換回路２
５と、出力バッファ２１，２２，２４の出力を接続した
出力および入出力端子６，７，８とを含み、構成され
る。
１は、入力端子２，３，４，および入出力端子８を、入
力バッファ１０，１１，１２，２３を介して入力する論
理回路９と、テスト端子５を入力バッファ１３を介して
クロック（Ｔ）入力に接続し、入力バッファ１２の出力
をリセット（Ｒ）入力に接続したＴ型フリップフロップ
１９と、論理回路９の出力２９，３０，３２，３３，お
よびＴ型フリップフロップ１９の出力と、入力バッファ
１３の出力即ち信号ＴＥＳＴとを入力とし、出力を出力
バッファ２１，２２，２４の入力に接続した切換回路２
５と、出力バッファ２１，２２，２４の出力を接続した
出力および入出力端子６，７，８とを含み、構成され
る。
【００１２】なお切換回路２５は、信号ＴＥＳＴを入力
とするインバータ１７と、信号ＴＥＳＴとＴ型フリップ
フロップ１９の出力とを入力するＡＮＤゲート１８と、
ＯＲゲート側入力にＡＮＤゲート１８の出力を接続し、
ＡＮＤゲート側入力の一方をインバータ１７に接続し、
他方をそれぞれ論理回路９の出力２９，３０，３２に接
続したＡＮＤ・ＯＲゲート１４，１５，１６と、信号Ｔ
ＥＳＴと論理回路９の出力３３に入力を接続し、出力を
出力バッファ２４のクロック入力に接続したＯＲゲート
２０とにより構成される。
とするインバータ１７と、信号ＴＥＳＴとＴ型フリップ
フロップ１９の出力とを入力するＡＮＤゲート１８と、
ＯＲゲート側入力にＡＮＤゲート１８の出力を接続し、
ＡＮＤゲート側入力の一方をインバータ１７に接続し、
他方をそれぞれ論理回路９の出力２９，３０，３２に接
続したＡＮＤ・ＯＲゲート１４，１５，１６と、信号Ｔ
ＥＳＴと論理回路９の出力３３に入力を接続し、出力を
出力バッファ２４のクロック入力に接続したＯＲゲート
２０とにより構成される。
【００１３】次に、図２のタイミング図により、本実施
例の半導体集積回路１の直流テスト方法を説明する。
例の半導体集積回路１の直流テスト方法を説明する。
【００１４】図２のタイミング図は特に直流テスト実施
時の入力端子９およびテスト端子５の制御を示すもの
で、これは外部の汎用テスタから印加されるものとし、
その状態は図２中のＡ乃至Ｆをこの順序で取る。これ
を、以下に順次説明する。
時の入力端子９およびテスト端子５の制御を示すもの
で、これは外部の汎用テスタから印加されるものとし、
その状態は図２中のＡ乃至Ｆをこの順序で取る。これ
を、以下に順次説明する。
【００１５】まずＡの状態では、入力端子４を“１”，
入力端子５を“０”としたものである。
入力端子５を“０”としたものである。
【００１６】このＡの状態では、信号ＲＥＳＥＴがアク
ティブで、信号ＴＥＳＴがインアクティブとなり、Ｔ型
フリップフロップはリセットされ、出力バッファ２１，
２２，２４の入力信号は切換回路２５によってそれぞれ
論理回路９の出力２９，３０，３２の論理となる。ま
た、出力バッファ２４のクロック入力は論理回路９の出
力３３と同じ論理となる。従って、出力端子６，７、入
出力端子８の論理は論理回路９の論理に支配される通常
の状態となる。
ティブで、信号ＴＥＳＴがインアクティブとなり、Ｔ型
フリップフロップはリセットされ、出力バッファ２１，
２２，２４の入力信号は切換回路２５によってそれぞれ
論理回路９の出力２９，３０，３２の論理となる。ま
た、出力バッファ２４のクロック入力は論理回路９の出
力３３と同じ論理となる。従って、出力端子６，７、入
出力端子８の論理は論理回路９の論理に支配される通常
の状態となる。
【００１７】次にＢの状態では、入力端子４、テスト端
子５とも“０”とすることにより、信号ＲＥＳＥＴおよ
び信号ＴＥＳＴはインアクティブとなる。これはＡの状
態でＴ型フリップフロップ１９のリセットを解除した状
態となる。
子５とも“０”とすることにより、信号ＲＥＳＥＴおよ
び信号ＴＥＳＴはインアクティブとなる。これはＡの状
態でＴ型フリップフロップ１９のリセットを解除した状
態となる。
【００１８】さらにＣの状態では、入力端子４を
“０”，テスト端子５を“１”としたものである。これ
により信号ＴＥＳＴがアクティブとなり、同時にＴ型フ
リップフロップ１９の出力は反転し、“１”となる。こ
こで、切換回路２５の内部ではＡＮＤゲート１８の出力
が“１”となることにより、ＡＮＤ・ＯＲゲート１４，
１５，１６の出力はそれぞれ一義的に“１”、すなわ
ち、出力バッファ２１，２２，２４の入力は“１”とな
る。またＯＲゲート２０の出力も“１”となるため、出
力バッファ２４は出力モードとなる。
“０”，テスト端子５を“１”としたものである。これ
により信号ＴＥＳＴがアクティブとなり、同時にＴ型フ
リップフロップ１９の出力は反転し、“１”となる。こ
こで、切換回路２５の内部ではＡＮＤゲート１８の出力
が“１”となることにより、ＡＮＤ・ＯＲゲート１４，
１５，１６の出力はそれぞれ一義的に“１”、すなわ
ち、出力バッファ２１，２２，２４の入力は“１”とな
る。またＯＲゲート２０の出力も“１”となるため、出
力バッファ２４は出力モードとなる。
【００１９】従って、この状態では論理回路９の出力２
９，３０，３２，３３の論理にかかわらず、出力バッフ
ァ２１，２２，２４は、出力端子６，７、入出力端子８
に“１”を出力する。
９，３０，３２，３３の論理にかかわらず、出力バッフ
ァ２１，２２，２４は、出力端子６，７、入出力端子８
に“１”を出力する。
【００２０】次のＤの状態はＢの状態と等価である。
【００２１】ひきつづき、Ｅの状態では再び信号ＴＥＳ
Ｔがアクティブとなり、同時にＴ型フリップフロップ１
９の出力は反転し“０”となる。これにより、ＡＮＤゲ
ート１８の出力は“０”となり、さらにＡＮＤ・ＯＲゲ
ート１４，１５，１６のＡＮＤゲート側入力の一方に入
力されるインバータ１７の出力が“０”であるから、Ａ
ＮＤ・ＯＲゲート１４，１５，１６の出力はすべて
“０”、すなわち、出力バッファ２１，２２，２４の入
力もすべて“０”となる。また、ＯＲゲート２０の出力
は信号ＴＥＳＴが“１”となっているため“１”とな
り、出力バッファ２４を出力モードとする。
Ｔがアクティブとなり、同時にＴ型フリップフロップ１
９の出力は反転し“０”となる。これにより、ＡＮＤゲ
ート１８の出力は“０”となり、さらにＡＮＤ・ＯＲゲ
ート１４，１５，１６のＡＮＤゲート側入力の一方に入
力されるインバータ１７の出力が“０”であるから、Ａ
ＮＤ・ＯＲゲート１４，１５，１６の出力はすべて
“０”、すなわち、出力バッファ２１，２２，２４の入
力もすべて“０”となる。また、ＯＲゲート２０の出力
は信号ＴＥＳＴが“１”となっているため“１”とな
り、出力バッファ２４を出力モードとする。
【００２２】従って、この状態では、論理回路９の出力
２９，３０，３２，３３の論理にかかわらず、出力バッ
ファ２１，２２，２４は出力端子６，７、入出力端子８
に“０”を出力する。
２９，３０，３２，３３の論理にかかわらず、出力バッ
ファ２１，２２，２４は出力端子６，７、入出力端子８
に“０”を出力する。
【００２３】最後に、Ｆの状態は、Ｂ，Ｄと等価にな
る。
る。
【００２４】前記Ａ乃至Ｆの状態において、特にＣとＥ
の状態によれば、論理回路９の論理にかかわらず、すべ
ての出力端子および入出力端子の出力モード時の論理を
一括して“１”または“０”に設定することができる。
の状態によれば、論理回路９の論理にかかわらず、すべ
ての出力端子および入出力端子の出力モード時の論理を
一括して“１”または“０”に設定することができる。
【００２５】また、Ａ，Ｂ，Ｄ，Ｆの状態では、この半
導体集積回路１は通常の動作モードにあり、すなわちテ
スト端子５をインアクティブとした状態では本来の動作
に影響を与えない。
導体集積回路１は通常の動作モードにあり、すなわちテ
スト端子５をインアクティブとした状態では本来の動作
に影響を与えない。
【００２６】
【発明の効果】以上説明したように、本発明は、テスト
端子と、Ｔ型フリップフロップと、切換回路というよう
な小規模な回路の追加を行なうだけで、極めて短いテス
トパターンで全出力端子の状態を設定できるという効果
があり、さらに全出力端子の論理をすべて同論理とする
ことができるため、特に直流テストを実施する際、汎用
テスタの測定系の条件を変えることなく、非常に効率よ
くテストを実行できるという効果があり、特に複数の半
導体集積回路の同時測定可能な測定系を持つ汎用テスタ
を使用する場合、テスト時間の短縮に極めて有利となる
という効果がある。
端子と、Ｔ型フリップフロップと、切換回路というよう
な小規模な回路の追加を行なうだけで、極めて短いテス
トパターンで全出力端子の状態を設定できるという効果
があり、さらに全出力端子の論理をすべて同論理とする
ことができるため、特に直流テストを実施する際、汎用
テスタの測定系の条件を変えることなく、非常に効率よ
くテストを実行できるという効果があり、特に複数の半
導体集積回路の同時測定可能な測定系を持つ汎用テスタ
を使用する場合、テスト時間の短縮に極めて有利となる
という効果がある。
【図１】本発明の一実施例の半導体集積回路を示すブロ
ーク図である。
ーク図である。
【図２】図１の動作状態を示すタイミング図である。
【図３】従来の半導体集積回路を示すブロック図であ
る。
る。
１，１０１ 半導体集積回路 ２，３，４，５，６，７，８，１０２，１０３，１０
４，１０６，１０７，１０８ 端子 ９，１０９ 論理回路 １０，１１，１２，１３，１１０，１１１，１１２，２
３，１２３ 入力バッファ １４，１５，１６ ＡＮＤ・ＯＲゲート １７ インバータ １８ ＡＮＤゲート １９ Ｔ型フリップフロップ ２０ ＯＲゲート ２１，２２，２４，１２１，１２２，１２４ 出力バ
ッファ ２５ 切換回路 ＴＥＳＴ，ＲＥＳＥＴ 信号
４，１０６，１０７，１０８ 端子 ９，１０９ 論理回路 １０，１１，１２，１３，１１０，１１１，１１２，２
３，１２３ 入力バッファ １４，１５，１６ ＡＮＤ・ＯＲゲート １７ インバータ １８ ＡＮＤゲート １９ Ｔ型フリップフロップ ２０ ＯＲゲート ２１，２２，２４，１２１，１２２，１２４ 出力バ
ッファ ２５ 切換回路 ＴＥＳＴ，ＲＥＳＥＴ 信号
Claims (1)
- 【請求項１】 複数の入力端子および入出力端子と、こ
れらの端子からそれぞれ入力バッファを介して入力信号
が供給される内部論理回路と、この内部論理回路の複数
の出力信号がそれぞれ出力バッファを介して対応する出
力端子および入出力端子に出力される半導体集積回路に
おいて、テスト信号のアクティブレベルに応答して状態
が反転するＴ型フリップフロップと、このＴ型フリップ
フロップの出力および前記テスト信号の組み合わせによ
り前記内部論理回路の状態に関係なく前記出力端子およ
び前記入出力端子の全電位を一斉に論理レベルの“１”
または“０”に揃えて設定する切換回路とを有し、前記
内部論理回路の出力信号がそれぞれ前記切換回路を介し
て前記出力バッファに入力されることを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003016A JP2723676B2 (ja) | 1991-01-16 | 1991-01-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003016A JP2723676B2 (ja) | 1991-01-16 | 1991-01-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04242177A JPH04242177A (ja) | 1992-08-28 |
| JP2723676B2 true JP2723676B2 (ja) | 1998-03-09 |
Family
ID=11545541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003016A Expired - Fee Related JP2723676B2 (ja) | 1991-01-16 | 1991-01-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723676B2 (ja) |
-
1991
- 1991-01-16 JP JP3003016A patent/JP2723676B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04242177A (ja) | 1992-08-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971104 |
|
| R250 | Receipt of annual fees |
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