JP3341421B2

JP3341421B2 - 計数回路

Info

Publication number: JP3341421B2
Application number: JP32219493A
Authority: JP
Inventors: 歩久保田; 邦雄中畔
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1993-12-21
Filing date: 1993-12-21
Publication date: 2002-11-05
Anticipated expiration: 2017-11-05
Also published as: JPH07177023A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩのテストにおい
て、試験時間の短縮を可能にした計数回路に関する。

【０００２】

【従来の技術】従来のカウンタ（計数回路）を含む回路
を試験する技術としては、次の３つの方式がある。（１）カウンタ部分のみを内部回路から切り離して試験
する方式。（２）同期式カウンタによるシフトレジスタ方式。（３）カウンタを構成する各ビットのフリップフロップ
を全部“０”にした状態から“１”にした状態まで動作
させて試験する方式。図４は、上記（３）の方式に相当する従来の計数回路の
回路図である。図４において、１はテストモード信号入
力端子、２は基準クロック信号入力端子、３はリセット
信号入力端子、４および５はインバータ、６〜９はＤフ
リップフロップ、１０はＲＳフリップフロップ、１１は
セレクタ、１２は内部クロック信号用出力端子である。
また、図５および図６は、図４の回路の信号波形図であ
り、図５は通常モード時の信号波形、図６はテストモー
ド時の信号波形を示す。図５において、２１はテストモ
ード設定信号、２２は基準クロック信号、２３はリセッ
ト信号、２６〜２９はそれぞれＤフリップフロップ６〜
９のＱ出力信号、３０はＲＳフリップフロップ１０のＱ
出力信号、３２はセレクタ１１の出力信号であり、各々
通常モード時の信号波形を示す。また、図６において、
４１はテストモード設定信号、４２は基準クロック信
号、４３はリセット信号、４６〜４９はそれぞれＤフリ
ップフロップ６〜９のＱ出力信号、５０はＲＳフリップ
フロップ１０のＱ出力信号、５２はセレクタ１１の出力
信号であり、各々テストモード時の信号波形を示す。ま
ず、通常モード時は、図５に示すように、モード設定信
号２１が“Ｌ”であるため、ＲＳフリップフロップ１０
のＱ出力信号３０は常に“Ｈ”である。よってセレクタ
１１では常にＡ入力側が選択され、基準クロック２２が
１６分周された信号であるＤフリップフロップ９のＱ出
力信号２９が出力信号３２となる。

【０００３】また、テストモード時には、図６に示すよ
うに、モード設定信号４１が“Ｈ”であるため、初期状
態ではリセット信号４３により、ＲＳフリップフロップ
のＱ出力信号５０は“Ｈ”となり、そのためセレクタ１
１の選択入力はＡとなり、したがってＤフリップフロッ
プ９のＱ出力信号４９が出力信号３２となっている。そ
して、クロック信号４２が連続して入力し、Ｄフリップ
フロップ９のＱ出力信号４９が“Ｈ”になると、初めて
ＲＳフリップフロップ１０のＱ出力信号５０は“Ｌ”と
なる。そのため、セレクタ１１ではＢ入力側が選択さ
れ、その後は基準クロック信号４２が出力信号５２とな
る。上記のように、通常モードでは、後段の内部回路に
与える内部クロック信号として、基準クロック信号を１
６分周した信号が用いられる。また、テストモードで
は、一旦、計数回路内の全てのＤフリップフロップの動
作を確認した後、信号の切り替えを行ない、内部クロッ
ク信号として通常モードの１６倍の周波数である基準ク
ロック信号をそのまま用いることにより、後段の内部回
路におけるテストパターンを短縮するように構成してい
る。

【０００４】

【発明が解決しようとする課題】上記（１）の方式にお
いては、カウンタごとに試験用のモニタピンが必要であ
るため、パッケージが大型になるという問題がある。ま
た、上記（２）の方式においては、回路規模が大きくな
ると共にカウンタを構成するフリップフロップに外部か
ら入力するためのモニタピンが必要であるという問題が
ある。また、図４で詳述した上記（３）の方式において
は、テストモード時に、基準クロック信号によって計数
回路内の全てのフリップフロップを下位から順番に動作
させることによって各フリップフロップの試験を行なっ
ているため、ｎ個のフリップフロップからなる計数回路
では、２のｎ乗のテストパターンが必要となる。そのた
めフリップフロップ（計数回路を構成するビット記憶素
子）の段数が増加（すなわち計数回路のビット数が増
加）するにつれて、全てのフリップフロップを動作させ
る為のテストパターン長も、指数関数的に増加してしま
うという問題があった。

【０００５】本発明は、上記のごとき従来技術の問題を
解決するためになされたものであり、新たにテスト用モ
ニタピン等を増設する必要がなく、かつ計数回路を構成
するビット記憶素子の数に関わらずテストパターン長を
有効に短縮することの出来る計数回路を提供することを
目的とする。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、複数のビット記憶素子からなる
複数ビットの計数手段と、テストモード信号によって設
定されるテストモード時には、最初に上記計数手段を構
成する全てのビット記憶素子をリセットするリセット手
段と、テストモード信号によって設定されるテストモー
ド時には、最初のクロックパルスの入力時に上記計数手
段をダウンカウントに切り換え、次のクロックパルスの
入力時にアップカウントに切り換える切り換え手段と、
を備え、テストモード信号によって設定されるテストモ
ード時には、上記計数手段を構成する全てのビット記憶
素子が０の状態から最初のクロックパルスで“０”故障
試験を行い、次のクロックパルスで“１”故障試験を行
なうように構成したものである。なお、上記ビット記憶
素子は、例えば後記図１の実施例におけるＤフリップフ
ロップ６９〜７２に相当し、上記リセット手段は、同じ
くリセット信号入力端子６３から入力するリセット信号
およびそれを接続するリセット回路に相当し、上記切り
換え手段は、同じくＲＳフリップフロップ７３およびＥ
Ｘ−ＯＲ（排他的論理和）ゲート６６〜６８の部分に相
当する。また、“０”故障とは、ビット記憶素子の出力
が入力に関わらず常に“０”に張り付いてしまう故障、
“１”故障とは、ビット記憶素子の出力が入力に関わら
ず常に“１”に張り付いてしまう故障を意味する。

【０００７】

【作用】上記のように本発明においては、テストモード
時には、まず、リセット手段によって全てのビット記憶
素子をリセットし、次に、切り換え手段により、最初の
クロックパルスで計数手段をダウンカウントに切り換
え、次のクロックパルスでアップカウントに切り換え
る。そのため、テストモード時には、まず全てのビット
記憶素子を“０”の状態にしたのち、１回ダウンカウン
トすることによって全てのビット記憶素子を“１”とす
るので、もし“１”とならない素子、すなわち“０”に
張り付いた素子があれば、出力を見ることによって直ち
に判明する。これが“０”故障の試験である。次に、上
記のように全て“１”とした状態から１回アップカウン
トすることによって全てのビット記憶素子を“０”とす
るので、同様に“１”故障の試験となる。したがって２
回のクロック入力で全てのビット記憶素子の試験を行な
うことが出来る。すなわち、従来は２のｎ乗パターン必
要であったテストパターンを、ビット記憶素子の数に係
りなく２パターンとすることが出来、テストパターン数
を大幅に減少させることが出来る。上記のように、本発
明においては、新たにテスト用モニタピンやテスト用入
力ピンを追加することなしに、わずかなテストパターン
で計数回路内の全てのビット記憶素子を迅速に試験する
ことが出来る。

【０００８】

【実施例】以下、本発明の実施例を説明する。図１は、
本発明の一実施例の回路図である。図１において、６１
はテストモード信号入力端子、６２は基準クロック信号
入力端子、６３はリセット信号入力端子、６４および６
５はインバータ、６６〜６８はＥＸ−ＯＲ（排他的論理
和）ゲート、６９〜７２はＤフリップフロップ（ビット
記憶素子）、７３および７４はＲＳフリップフロップ、
７５はＮＯＲゲート、７６はセレクタ、７７は内部クロ
ック信号用出力端子である。また、図２および図３は、
図１の回路の信号波形図であり、図２は通常モード時の
信号波形、図３はテストモード時の信号波形を示す。

【０００９】まず、通常モードにおける動作を図２に基
づいて説明する。図２において、８１はテストモード設
定信号、８２は基準クロック信号、８３はリセット信
号、８９〜９２はそれぞれＤフリップフロップ６９〜７
２のＱ出力信号、９３、９４はそれぞれＲＳフリップフ
ロップ７３、７４のＱ出力信号、９５はＮＯＲゲート７
５の出力信号、９７は内部クロック信号用出力端子７７
の出力信号（セレクタ７６の出力）である。通常モード
では、テストモード設定信号８１が常に“Ｌ”なので、
ＲＳフリップフロップ７３のＱ出力信号９３は常に
“Ｌ”である。そのため、ＥＸ−ＯＲゲート６６〜６８
の一方の入力が常に“Ｌ”になるので、ＥＸ−ＯＲゲー
ト６６〜６８は単なるバッファとして動作し、カウンタ
は常にアツプカウンタとして動作することになる。ま
た、この場合には、ＲＳフリップフロップ７４のＱ出力
信号９４も常に“Ｌ”であるため、セレクタ７６では常
にＢ入力側が選択されているので、出力信号９７として
は、基準クロック８２が１６分周された信号であるＤフ
リップフロップ７２の出力信号９２と同じ信号が出力さ
れる。

【００１０】次に、テストモードにおける動作を図３に
基づいて説明する。図３において、１０１はテストモー
ド設定信号、１０２は基準クロック信号、１０３はリセ
ット信号、１０９〜１１２はそれぞれＤフリップフロッ
プ６９〜７２のＱ出力信号、１１３、１１４はそれぞれ
ＲＳフリップフロップ７３、７４のＱ出力信号、１１５
はＮＯＲゲート７５の出力信号、１１７は内部クロック
信号用出力端子７７の出力信号（セレクタ７６の出力）
である。テストモードでは、テストモード設定信号１０
１は常に“Ｈ”であり、ＲＳフリップフロップ７３、７
４には影響を及ぼさない。まず、ＲＳフリップフロップ
７３のＱ出力１１３は、リセット信号１０３によって
“Ｈ”になり、ＲＳフリップフロップ７４のＱ出力１１
４はリセット信号１０３によって“Ｌ”に設定される。
また、Ｄフリップフロップ６９〜７２はリセット信号１
０３によって全てのＱ出力１０９〜１１２が“Ｌ”に設
定される。また、ＲＳフリップフロップ７３の出力信号
１１３が“Ｈ”に設定されたことにより、ＥＸ−ＯＲゲ
ート６６〜６８の一方の入力が“Ｈ”となり、ＥＸ−Ｏ
Ｒゲート６６〜６８はインバータとして動作することに
なるので、カウンタはダウンカウンタとして動作するこ
とになる。次に、クロック信号１０２が１回入力する
と、Ｄフリップフロップ６９はクロック信号１０２の立
ち下がりエッジで動作し、Ｑ出力信号１０９は“Ｌ”か
ら“Ｈ”となる。この段階ではダウンカウンタであるの
で、Ｄフリップフロップ７０〜７２のＱ出力１１０〜１
１２は、図３に矢印で示すように、順次“Ｌ”から
“Ｈ”に変化する。この場合、もし“Ｌ”から“Ｈ”に
変化しないＤフリップフロップがあれば、それ以降の出
力も変化しないので、直ちに異常を検出することが出来
る。すなわち、クロック信号を１個入力するだけで、全
てのＤフリップフロップの“０”故障の試験を行なうこ
とができる。上記の“０”故障試験において異常がなけ
れば、Ｄフリップフロップ７２のＱ出力１１２が“Ｈ”
になるので、ＲＳフリップフロップ７３のＱ出力１１３
が“Ｌ”に設定される。そのためＥＸ−ＯＲゲート６６
〜６８は単なるバッファとして動作することになり、そ
れ以後、カウンタはアップカウンタとして動作すること
になる。この状態で、クロック信号１０２が１回入力す
ると、Ｄフリップフロップ６９はクロック信号１０２の
立ち下がりエッジで動作し、Ｑ出力信号１０９は“Ｈ”
から“Ｌ”となる。この段階ではアップカウンタである
から、Ｄフリップフロップ７０〜７２のＱ出力１１０〜
１１２は、図３に矢印で示すように、順次“Ｈ”から
“Ｌ”に変化する。この場合、もし“Ｈ”から“Ｌ”に
変化しないＤフリップフロップがあれば、それ以降の出
力も変化しないので、直ちに異常を検出することが出来
る。すなわち、クロック信号を１個入力するだけで、全
てのＤフリップフロップの“１”故障の試験を行なうこ
とができる。この“１”故障試験で異常がなければ、Ｄ
フリップフロップ７２のＱ出力１１２が“Ｈ”から
“Ｌ”になるので、ＮＯＲゲート７５の出力１１５が
“Ｈ”に設定され、ＲＳフリップフロップ７４のＱ出力
１１４が“Ｈ”に設定される。そのため、以降はセレク
タ７６ではＡ入力側が選択され、出力信号９７としては
基準クロック８２と同じ信号が出力されることになる。
上記のように、テストモード時には、まず、全てのＤフ
リップフロップを“０”の状態にしたのち、１回ダウン
カウントすることによって全てのＤフリップフロップの
“０”故障試験を行ない、次に、上記のように全てのＤ
フリップフロップを“１”とした状態から１回アップカ
ウントすることによって全てのＤフリップフロップの
“１”故障試験を行なうので、２回のクロック入力で全
てのＤフリップフロップの試験を行なうことが出来る。
そして、上記のように図１に示した計数回路自体の試験
を行なった後は、後段の回路のテストパターンを短縮す
るため、基準クロックをそのまま出力するように構成し
ている。

【００１１】上記のごとく、本実施例においては、ビッ
ト記憶素子となるフリップフロップの数に係りなく、２
個のクロック入力で全てのフリップフロップの試験を行
なうことが出来る。したがって、フリップフロップの数
をｎとした場合に、従来は２のｎ乗パターン必要であっ
たテストパターンを、フリップフロップの数に係りなく
２パターンとすることが出来、テストパターン数を大幅
に減少させ、試験を迅速に行なうことが出来る。なお、
上記の実施例においては、計数回路のビット記憶素子と
してＤフリップフロップを用いた場合を例示したが、他
の形式のフリップフロップやＲＡＭのごとき素子を用い
た場合でも同様に本発明を適用することが出来る。

【００１２】

【発明の効果】以上説明したように、本発明によれば、
アップカウントとダウンカウントの切り替え機能を持
ち、テスト時にはアップカウントとダウンカウントの制
御をクロックによって行ない、２回のクロック入力で全
てのビット記憶素子の“０”故障と“１”故障の試験を
行なうように構成したことにより、新たにテスト用モニ
タピンやテスト用入力ピンを追加することなく、かつ計
数回路を構成するビット記憶素子の数に関わらずテスト
パターン長を有効に短縮することが出来る、という効果
が得られる。

【図面の簡単な説明】

【図１】本発明による計数回路の一実施例の回路図。

【図２】本発明による計数回路の通常モード時の信号波
形図。

【図３】本発明による計数回路のテストモード時の信号
波形図。

【図４】従来の計数回路の一例の回路図。

【図５】従来の計数回路の通常モード時の信号波形図。

【図６】従来の計数回路のテストモード時の信号波形
図。

【符号の説明】

１…テストモード設定端子６〜９…Ｄフリップフ
ロップ２…基準クロック信号入力端子１０…ＲＳフリップ
フロップ３…リセット信号入力端子１１…セレクタ４、５…インバータ１２…内部クロ
ック信号用出力端子６１…テストモード設定端子６９〜７２…Ｄフ
リップフロップ６２…基準クロック信号入力端子７３、７４…ＲＳ
フリップフロップ６３…リセット信号入力端子７５…ＮＯＲゲー
ト６４、６５…インバータ７６…セレクタ６６〜６８…ＥＸ−ＯＲゲート７７…内部クロッ
ク信号用出力端子

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 21/40

Claims

(57)【特許請求の範囲】

【請求項１】複数のビット記憶素子からなる複数ビット
の計数手段と、テストモード信号によって設定されるテストモード時に
は、最初に上記計数手段を構成する全てのビット記憶素
子をリセットするリセット手段と、テストモード信号によって設定されるテストモード時に
は、最初のクロックパルスの入力時に上記計数手段をダ
ウンカウントに切り換え、次のクロックパルスの入力時
にアップカウントに切り換える切り換え手段と、を備え、テストモード信号によって設定されるテストモ
ード時には、上記計数手段を構成する全てのビット記憶
素子が０の状態から最初のクロックパルスで“０”故障
試験を行い、次のクロックパルスで“１”故障試験を行
なうように構成したことを特徴とする計数回路。