JPH0682146B2 - スキヤンパス方式の論理集積回路 - Google Patents
スキヤンパス方式の論理集積回路Info
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- JPH0682146B2 JPH0682146B2 JP61307009A JP30700986A JPH0682146B2 JP H0682146 B2 JPH0682146 B2 JP H0682146B2 JP 61307009 A JP61307009 A JP 61307009A JP 30700986 A JP30700986 A JP 30700986A JP H0682146 B2 JPH0682146 B2 JP H0682146B2
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスキャンパス方式の論理集積回路に関する。
従来、この種のスキャンパス（Scan Path）方式の論理
集積回路は、スキャンパステスト専用端子として、それ
ぞれシフトレジスタ用クロック信号、シフトレジスタの
入力信号、シフトレジスタの出力信号、スキャンパステ
ストにおけるシフトレジスタモードとノーマルモードの
切換えを行なうスキャン制御信号を加える端子を有して
いた。
集積回路は、スキャンパステスト専用端子として、それ
ぞれシフトレジスタ用クロック信号、シフトレジスタの
入力信号、シフトレジスタの出力信号、スキャンパステ
ストにおけるシフトレジスタモードとノーマルモードの
切換えを行なうスキャン制御信号を加える端子を有して
いた。
第４図は従来のスキャンパス方式の論理集積回路のブロ
ック図である。
ック図である。
この従来例は、月刊セミコンダクタ・ワールド（Semico
nductor World）誌、1986年、７月号に紹介されている
ものと同じであるが、複数の出力信号を有する組号せ回
路45と、それぞれデータ入力端Ｄ、データ出力端Ｑおよ
びクロック入力端Ｃを有し縦続結合した複数のフリップ
フロップ回路F41〜Ｆ−4nと、複数のフリップフロップ
回路F41〜Ｆ−4nのクロック入力端Ｃにそれぞれ接続さ
れるクロック端子44と、複数のフリップフロップ回路の
うちの初段のフリップフロップ回路F41のデータ入力端
Ｄに結合されるスキャン入力端子42と、複数のフリップ
フロップ回路のうちの最終段のフリップフロップ回路Ｆ
−4nのデータ出力端Ｑに接続されるスキャン出力端子43
と、複数のフリップフロップ回路（F4i,（ｉ＝1,2,…,
n）のそれぞれの直前に配置されそれぞれ第１の入力
端、第２の入力端および出力端を備えるセレクタS4i,
（ｉ＝1,2,…,n）と、前述のセレクタのうち初段のフリ
ップフロップ回路F41の直前に配置される初段のセレク
タS41の第１の入力端をスキャン入力端子42に接続する
手段、初段のセレクタS41以外の各セレクタS4j,（ｊ＝
2,3,…,n）の第１の入力端をその直前に配置されるフリ
ップフロップ回路F4i,（ｉ＝1,2,…,n−１）の出力端お
よび組合せ回路45の対応する信号入力端にそれぞれ接続
する手段、各セレクタS4iの第２の入力端に組合せ回路4
5の対応する信号出力端に接続する手段および各セレク
タS4iの出力端をその直後に配置されるフリップフロッ
プ回路F4i,（ｉ＝1,2,…,n）の入力端に接続する手段
と、セレクタS41〜S4nの制御信号端にそれぞれ接続され
るスキャン制御端子41とを有し、スキャン制御端子41の
電位が“L"の期間には各セレクタS4iがそれぞれその第
２の入力端に加わる信号を遮断し初段のセレクタS41お
よび初段のセレクタS41以外の各セレクタS4j,（ｊ＝2,
3,…,n）がそれぞれスキャン入力端子42に印加される信
号およびその直前に配置されたフリップフロップ回路S4
i,（ｉ＝1,2,…,n−１）のデータ出力端の信号をその直
後に配置されたフリップフロップ回路F4j（ｊ＝2,3,…,
n）のデータ入力端に供給して複数のフリップフロップ
回路を縦続接続したシフトレジスタとして動作させ、ス
キャン制御端子41の電位が“H"の期間には各セレクタS4
iがその第１の入力端に加わる信号を遮断し組合回路45
の対応する出力信号を各セレクタS4iを介してその直後
に配置されたフリップフロップ回路F4jのデータ入力端
に供給してラッチさせるようにしたというものである。
nductor World）誌、1986年、７月号に紹介されている
ものと同じであるが、複数の出力信号を有する組号せ回
路45と、それぞれデータ入力端Ｄ、データ出力端Ｑおよ
びクロック入力端Ｃを有し縦続結合した複数のフリップ
フロップ回路F41〜Ｆ−4nと、複数のフリップフロップ
回路F41〜Ｆ−4nのクロック入力端Ｃにそれぞれ接続さ
れるクロック端子44と、複数のフリップフロップ回路の
うちの初段のフリップフロップ回路F41のデータ入力端
Ｄに結合されるスキャン入力端子42と、複数のフリップ
フロップ回路のうちの最終段のフリップフロップ回路Ｆ
−4nのデータ出力端Ｑに接続されるスキャン出力端子43
と、複数のフリップフロップ回路（F4i,（ｉ＝1,2,…,
n）のそれぞれの直前に配置されそれぞれ第１の入力
端、第２の入力端および出力端を備えるセレクタS4i,
（ｉ＝1,2,…,n）と、前述のセレクタのうち初段のフリ
ップフロップ回路F41の直前に配置される初段のセレク
タS41の第１の入力端をスキャン入力端子42に接続する
手段、初段のセレクタS41以外の各セレクタS4j,（ｊ＝
2,3,…,n）の第１の入力端をその直前に配置されるフリ
ップフロップ回路F4i,（ｉ＝1,2,…,n−１）の出力端お
よび組合せ回路45の対応する信号入力端にそれぞれ接続
する手段、各セレクタS4iの第２の入力端に組合せ回路4
5の対応する信号出力端に接続する手段および各セレク
タS4iの出力端をその直後に配置されるフリップフロッ
プ回路F4i,（ｉ＝1,2,…,n）の入力端に接続する手段
と、セレクタS41〜S4nの制御信号端にそれぞれ接続され
るスキャン制御端子41とを有し、スキャン制御端子41の
電位が“L"の期間には各セレクタS4iがそれぞれその第
２の入力端に加わる信号を遮断し初段のセレクタS41お
よび初段のセレクタS41以外の各セレクタS4j,（ｊ＝2,
3,…,n）がそれぞれスキャン入力端子42に印加される信
号およびその直前に配置されたフリップフロップ回路S4
i,（ｉ＝1,2,…,n−１）のデータ出力端の信号をその直
後に配置されたフリップフロップ回路F4j（ｊ＝2,3,…,
n）のデータ入力端に供給して複数のフリップフロップ
回路を縦続接続したシフトレジスタとして動作させ、ス
キャン制御端子41の電位が“H"の期間には各セレクタS4
iがその第１の入力端に加わる信号を遮断し組合回路45
の対応する出力信号を各セレクタS4iを介してその直後
に配置されたフリップフロップ回路F4jのデータ入力端
に供給してラッチさせるようにしたというものである。
スキャン制御端子41の電位が“L"のシフトレジスタモー
ド時にスキャン入力端子42からフリップフロップ回路F4
1〜Ｆ−4nにデータをセットすることができる。このデ
ータは同時に組合せ回路45に入力されるので、次にスキ
ャン制御端子41の電位が“H"となるノーマルモード時に
前述のデータに対応する組合せ回路の出力信号がフリッ
プフロップ回路F41〜Ｆ−4nにラッチされ、次のシフト
レジスタモードでスキャン出力端子43から取り出すこと
ができる。このようにして組合せ回路のテストを行なう
ことができる。
ド時にスキャン入力端子42からフリップフロップ回路F4
1〜Ｆ−4nにデータをセットすることができる。このデ
ータは同時に組合せ回路45に入力されるので、次にスキ
ャン制御端子41の電位が“H"となるノーマルモード時に
前述のデータに対応する組合せ回路の出力信号がフリッ
プフロップ回路F41〜Ｆ−4nにラッチされ、次のシフト
レジスタモードでスキャン出力端子43から取り出すこと
ができる。このようにして組合せ回路のテストを行なう
ことができる。
以上説明した従来例の構成においては、41〜44の４つの
専用端子を必要とする。このうち、スキャン入力端子4
1、スキャン出力端子43の２端子は、スキャン専用端子
以外の端子と共用が可能である。
専用端子を必要とする。このうち、スキャン入力端子4
1、スキャン出力端子43の２端子は、スキャン専用端子
以外の端子と共用が可能である。
第５図はスキャン入力端子とノーマル入力端子を共用す
る場合のブロック図であり、スキャン制御端子のレベル
の“H",“L"に応じて、スキャン−ノーマル共用入力端
子の信号はシフトレジスタ56へ伝達されるか否かが決定
される。
る場合のブロック図であり、スキャン制御端子のレベル
の“H",“L"に応じて、スキャン−ノーマル共用入力端
子の信号はシフトレジスタ56へ伝達されるか否かが決定
される。
第６図はスキャン出力端子とノーマル出力端子を共用す
る場合のブロック図であり、スキャン制御端子のレベル
が“H"か“L"かにより、シフトレジスタ66又は組合せ回
路65のどちらかの信号がスキャン−ノーマル共用出力端
子に出力される。
る場合のブロック図であり、スキャン制御端子のレベル
が“H"か“L"かにより、シフトレジスタ66又は組合せ回
路65のどちらかの信号がスキャン−ノーマル共用出力端
子に出力される。
一般にスキャンパステストでは、このようにスキャンパ
ス専用の端子として最低２端子を必要とする。
ス専用の端子として最低２端子を必要とする。
上述した従来のスキャンパス方式の論理集積回路は、ス
キャンパステストにおいてスキャンパスのシフトレジス
タモードとノーマルモードの切換え信号を必ず外部から
供給しなければならないため専用の外部端子が必要とな
る欠点がある。
キャンパステストにおいてスキャンパスのシフトレジス
タモードとノーマルモードの切換え信号を必ず外部から
供給しなければならないため専用の外部端子が必要とな
る欠点がある。
本発明の目的はスキャン制御信号専用の外部端子を必要
としないスキャンパス方式の論理集積回路を提供するこ
とにある。
としないスキャンパス方式の論理集積回路を提供するこ
とにある。
本発明のスキャンパス方式の論理集積回路は、 複数の出力信号を有する組合せ回路と、 それぞれデータ入力端、データ出力端およびクロック入
力端を有し縦続結合した複数のフリップフロップ回路
と、 前記複数のフリップフロップ回路のクロック入力端にそ
れぞれ接続されるクロック端子と、 前記複数のフリップフロップ回路のうちの初段のフリッ
プフロップ回路のデータ入力端に結合されるスキャン入
力端子と、 前記複数のフリップフロップ回路のうちの最終段のフリ
ップフロップ回路のデータ出力端に接続されるスキャン
出力端子と、 前記複数のフリップフロップ回路のそれぞれの直前に配
置されそれぞれ第１の入力端、第２の入力端および出力
端を備えるセレクタと、 前記セレクタのうち前記初段のフリップフロップ回路の
直前に配置される初段のセレクタの第１の入力端を前記
スキャン入力端子に接続する手段、前記初段のセレクタ
以外の各セレクタの第１の入力端をその直前に配置され
るフリップフロップ回路の出力端および前記組合せ回路
の対応する信号入力端にそれぞれ接続する手段、前記各
セレクタの第２の入力端に前記組合せ回路の対応する信
号出力端に接続する手段および前記各セレクタの出力端
をその直後に配置されるフリップフロップ回路の入力端
に接続する手段と、 前記クロック端子に接続される入力端および前記各セレ
クタの制御信号端に接続する出力端を有し前記フリップ
フロップ回路の個数をｎとして前記クロック端子に加わ
るクロック信号の（ｎ＋１）個毎に１個のパルスを発生
するカウンタ回路とを有し、 前記カウンタ回路が前記パルスを発生しない期間には前
記各セレクタがそれぞれその第２の入力端に加わる信号
を遮断し前記初段のセレクタおよび前記初段のセレクタ
以外の各セレクタがそれぞれ前記スキャン入力端子に印
加される信号およびその直前に配置されたフリップフロ
ップ回路のデータ出力端の信号をその直後に配置された
フリップフロップ回路のデータ入力端に供給して前記複
数のフリップフロップ回路を縦続接続したシフトレジス
タとして動作させ、前記カウンタ回路が前記パルスを発
生している期間には前記各セレクタがその第１の入力端
に加わる信号を遮断し前記組合回路の対応する出力信号
を前記各セレクタを介してその直後に配置されたフリッ
プフロップ回路のデータ入力端に供給してラッチさせる
ようにしたというものである。
力端を有し縦続結合した複数のフリップフロップ回路
と、 前記複数のフリップフロップ回路のクロック入力端にそ
れぞれ接続されるクロック端子と、 前記複数のフリップフロップ回路のうちの初段のフリッ
プフロップ回路のデータ入力端に結合されるスキャン入
力端子と、 前記複数のフリップフロップ回路のうちの最終段のフリ
ップフロップ回路のデータ出力端に接続されるスキャン
出力端子と、 前記複数のフリップフロップ回路のそれぞれの直前に配
置されそれぞれ第１の入力端、第２の入力端および出力
端を備えるセレクタと、 前記セレクタのうち前記初段のフリップフロップ回路の
直前に配置される初段のセレクタの第１の入力端を前記
スキャン入力端子に接続する手段、前記初段のセレクタ
以外の各セレクタの第１の入力端をその直前に配置され
るフリップフロップ回路の出力端および前記組合せ回路
の対応する信号入力端にそれぞれ接続する手段、前記各
セレクタの第２の入力端に前記組合せ回路の対応する信
号出力端に接続する手段および前記各セレクタの出力端
をその直後に配置されるフリップフロップ回路の入力端
に接続する手段と、 前記クロック端子に接続される入力端および前記各セレ
クタの制御信号端に接続する出力端を有し前記フリップ
フロップ回路の個数をｎとして前記クロック端子に加わ
るクロック信号の（ｎ＋１）個毎に１個のパルスを発生
するカウンタ回路とを有し、 前記カウンタ回路が前記パルスを発生しない期間には前
記各セレクタがそれぞれその第２の入力端に加わる信号
を遮断し前記初段のセレクタおよび前記初段のセレクタ
以外の各セレクタがそれぞれ前記スキャン入力端子に印
加される信号およびその直前に配置されたフリップフロ
ップ回路のデータ出力端の信号をその直後に配置された
フリップフロップ回路のデータ入力端に供給して前記複
数のフリップフロップ回路を縦続接続したシフトレジス
タとして動作させ、前記カウンタ回路が前記パルスを発
生している期間には前記各セレクタがその第１の入力端
に加わる信号を遮断し前記組合回路の対応する出力信号
を前記各セレクタを介してその直後に配置されたフリッ
プフロップ回路のデータ入力端に供給してラッチさせる
ようにしたというものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例のブロック図である。
この実施例は、複数の出力信号を有する組合せ回路15
と、 それぞれデータ入力端Ｄ、データ出力端Ｑおよびクロッ
ク入力端Ｃを有し縦続結合した複数のフイップフロップ
回路F11〜F1nと、 複数のフリップフロップ回路F11〜F1nのクロック入力端
Ｃにそれぞれ接続されるクロック端子14と、 複数のフリップフロップ回路のうちの初段のフリップフ
ロップ回路F11のデータ入力端Ｄに結合されるスキャン
入力端子11と、 複数のフリップフロップ回路のうちの最終段のフリップ
フロップ回路F1nのデータ出力端Ｄにセレクタされるス
キャン出力端子13と、 複数のフリップフロップ回路F1i,（ｉ＝1,2,…,n）のそ
れぞれの直前に配置されそれぞれの入力端、第２の入力
端および出力端を備えるセレクタS1i,（ｉ＝1,2,…,n）
と、 セレクタのうち初段のフリップフロップ回路F11の直前
に配置される初段のセレクタS11の第１の入力端をスキ
ャン入力端子11に接続する手段、初段のセレクタS11以
外の各セレクタS1i,（ｉ＝2,3,…,n）の第１の入力端を
その直前に配置されるフリップフロップ回路F1i,（ｉ＝
1,2,…,n）の出力端および組合せ回路15の対応する信号
入力端にそれぞれ各セレクタS1iの第２の入力端に組合
せ回路15の対応する信号出力端に接続する手段および各
セレクタS1iの出力端をその直後に配置されるフリップ
フロップ回路F1i,（ｉ＝1,2,…,n）の入力端に接続する
手段と、 クロック端子14に接続される入力端および各セレクタS1
iの制御信号端に接続する出力端を有しフリップフロッ
プ回路F11〜F1nの個数をｎとしてクロック端子14に加わ
るクロック信号の（ｎ＋１）個毎に１個のパルスを発生
するカウンタ回路K1とを有し、 カウンタ回路K1が前述のパルスを発生しない期間には各
セレクタS1iがそれぞれその第２の入力端に加わる信号
を遮断し初段のセレクタS11および初段のセレクタS11以
外の各セレクタS1j,（ｊ＝2,3,…,n）がそれぞれスキャ
ン入力端子11に印加される信号およびその直前に配置さ
れたフリップフロップ回路F1i,（ｉ＝1,2,…,n−１）の
データ出力端の信号をその直後に配置されたフリップフ
ロップ回路F1j,（ｊ＝2,3,…,n）のデータ入力端に供給
して複数のフリップフロップ回路を縦続接続したシフト
レジスタとして動作させ、カウンタ回路K1が前述のパル
スを発生している期間には各セレクタS1iがその第１の
入力端に加わる信号を遮断し組合回路15の対応する出力
信号を各セレクタS1iを介してその直後に配置されたフ
リップフロップ回路F1iのデータ入力端に供給してラッ
チさせるようにしたというものである。
と、 それぞれデータ入力端Ｄ、データ出力端Ｑおよびクロッ
ク入力端Ｃを有し縦続結合した複数のフイップフロップ
回路F11〜F1nと、 複数のフリップフロップ回路F11〜F1nのクロック入力端
Ｃにそれぞれ接続されるクロック端子14と、 複数のフリップフロップ回路のうちの初段のフリップフ
ロップ回路F11のデータ入力端Ｄに結合されるスキャン
入力端子11と、 複数のフリップフロップ回路のうちの最終段のフリップ
フロップ回路F1nのデータ出力端Ｄにセレクタされるス
キャン出力端子13と、 複数のフリップフロップ回路F1i,（ｉ＝1,2,…,n）のそ
れぞれの直前に配置されそれぞれの入力端、第２の入力
端および出力端を備えるセレクタS1i,（ｉ＝1,2,…,n）
と、 セレクタのうち初段のフリップフロップ回路F11の直前
に配置される初段のセレクタS11の第１の入力端をスキ
ャン入力端子11に接続する手段、初段のセレクタS11以
外の各セレクタS1i,（ｉ＝2,3,…,n）の第１の入力端を
その直前に配置されるフリップフロップ回路F1i,（ｉ＝
1,2,…,n）の出力端および組合せ回路15の対応する信号
入力端にそれぞれ各セレクタS1iの第２の入力端に組合
せ回路15の対応する信号出力端に接続する手段および各
セレクタS1iの出力端をその直後に配置されるフリップ
フロップ回路F1i,（ｉ＝1,2,…,n）の入力端に接続する
手段と、 クロック端子14に接続される入力端および各セレクタS1
iの制御信号端に接続する出力端を有しフリップフロッ
プ回路F11〜F1nの個数をｎとしてクロック端子14に加わ
るクロック信号の（ｎ＋１）個毎に１個のパルスを発生
するカウンタ回路K1とを有し、 カウンタ回路K1が前述のパルスを発生しない期間には各
セレクタS1iがそれぞれその第２の入力端に加わる信号
を遮断し初段のセレクタS11および初段のセレクタS11以
外の各セレクタS1j,（ｊ＝2,3,…,n）がそれぞれスキャ
ン入力端子11に印加される信号およびその直前に配置さ
れたフリップフロップ回路F1i,（ｉ＝1,2,…,n−１）の
データ出力端の信号をその直後に配置されたフリップフ
ロップ回路F1j,（ｊ＝2,3,…,n）のデータ入力端に供給
して複数のフリップフロップ回路を縦続接続したシフト
レジスタとして動作させ、カウンタ回路K1が前述のパル
スを発生している期間には各セレクタS1iがその第１の
入力端に加わる信号を遮断し組合回路15の対応する出力
信号を各セレクタS1iを介してその直後に配置されたフ
リップフロップ回路F1iのデータ入力端に供給してラッ
チさせるようにしたというものである。
第２図はｎ進カウンタ回路K1の動作信号波形図である。
かかる構成によって、クロック端子14に供給するクロッ
クパルスが１〜ｎ個まではカウンタ回路K1がパルスを発
生させずその出力は“L"であるのでフリップフロップ回
路F11〜F1nはシフトレジスタモードになり、また（ｎ＋
１）個目にはカウンタ回路K1がパルスを発生してその出
力は“H"となるので、ノーマルモードにすることができ
る。このようにすれば、カウンタ回路K1の出力信号をス
キャン制御信号として使用できるので従来のように、ス
キャンパス専用端子であるスキャン制御端子を外部に設
ける必要はない。こうして、カウンタ回路K1の出力端の
電位が“L"のシフトレジスタモード時にスキャン入力端
子11からフリップフロップ回路F11〜F1nにデータをセッ
トすることができる。このデータは同時に組合せ回路15
に入力されるので、次にカウンタ回路K1の出力端の電位
が“H"となるノーマルモード時に前述のデータに対応す
る組合せ回路15の出力信号がフリップフロップ回路F11
〜F1nにラッチされ、次のシフトレジスタモードでスキ
ャン出力端子13から取り出すことができる。このように
して組合せ回路のテストを行なうことができる。
クパルスが１〜ｎ個まではカウンタ回路K1がパルスを発
生させずその出力は“L"であるのでフリップフロップ回
路F11〜F1nはシフトレジスタモードになり、また（ｎ＋
１）個目にはカウンタ回路K1がパルスを発生してその出
力は“H"となるので、ノーマルモードにすることができ
る。このようにすれば、カウンタ回路K1の出力信号をス
キャン制御信号として使用できるので従来のように、ス
キャンパス専用端子であるスキャン制御端子を外部に設
ける必要はない。こうして、カウンタ回路K1の出力端の
電位が“L"のシフトレジスタモード時にスキャン入力端
子11からフリップフロップ回路F11〜F1nにデータをセッ
トすることができる。このデータは同時に組合せ回路15
に入力されるので、次にカウンタ回路K1の出力端の電位
が“H"となるノーマルモード時に前述のデータに対応す
る組合せ回路15の出力信号がフリップフロップ回路F11
〜F1nにラッチされ、次のシフトレジスタモードでスキ
ャン出力端子13から取り出すことができる。このように
して組合せ回路のテストを行なうことができる。
なお、ｎ進カウンタK1の出力が“H"になる時期を知るに
は、スキャン入力端子11に適当な値を入れるとともにク
ロック端子14にクロックパルスを入れていき、シフトレ
ジスタモードで前述の値を組合せ回路15に入力し、カウ
ンタK1の出力が“H"になるとノーマルモードになり、組
合せ回路が動作するのであらかじめ論理シミュレーショ
ンにて得られているスキャンパス専用以外の図示しない
出力端子の動きとこのノーマルモード時の前述の出力端
子の動きとをくらべる等の手段で容易に知ることができ
る。
は、スキャン入力端子11に適当な値を入れるとともにク
ロック端子14にクロックパルスを入れていき、シフトレ
ジスタモードで前述の値を組合せ回路15に入力し、カウ
ンタK1の出力が“H"になるとノーマルモードになり、組
合せ回路が動作するのであらかじめ論理シミュレーショ
ンにて得られているスキャンパス専用以外の図示しない
出力端子の動きとこのノーマルモード時の前述の出力端
子の動きとをくらべる等の手段で容易に知ることができ
る。
第３図は本発明の第２の実施例のブロック図である。
25は組合せ回路でなる被測定回路、26はスキャン構成の
シフトレジスタ、K2はシフトレジスタ26を構成するフリ
ップフロップ回路の個数をｍとすればｍ進カウンタ回
路、S2はスキャン−ノーマル共用出力端子をスキャン出
力端子にするか、ノーマル出力端子にするかを選択する
セレクタをそれぞれ示す。
シフトレジスタ、K2はシフトレジスタ26を構成するフリ
ップフロップ回路の個数をｍとすればｍ進カウンタ回
路、S2はスキャン−ノーマル共用出力端子をスキャン出
力端子にするか、ノーマル出力端子にするかを選択する
セレクタをそれぞれ示す。
この実施例では、ｍ進カウンタ回路K2によってスキャン
パス構成のモードを選択するだけでなく、スキャンパス
専用端子であるスキャン出力端子をスキャン−ノーマル
共用出力端子にすることができるため、さらにスキャン
パス専用端子をへらす利点がある。
パス構成のモードを選択するだけでなく、スキャンパス
専用端子であるスキャン出力端子をスキャン−ノーマル
共用出力端子にすることができるため、さらにスキャン
パス専用端子をへらす利点がある。
以上説明したように本発明は、スキャンパステスト時の
シフトレジスタモードとノーマルモードの切換えを行な
うスキャン制御信号をクロック信号を分周することによ
り容易に論理集積回路内部で発生させることができるた
め、従来のスキャンパス専用端子として必要であったス
キャン制御端子がいらないため、スキャン方式の論理集
積回路のスキャンパス専用の外部端子をへらすことがで
きるという効果がある。
シフトレジスタモードとノーマルモードの切換えを行な
うスキャン制御信号をクロック信号を分周することによ
り容易に論理集積回路内部で発生させることができるた
め、従来のスキャンパス専用端子として必要であったス
キャン制御端子がいらないため、スキャン方式の論理集
積回路のスキャンパス専用の外部端子をへらすことがで
きるという効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
ｎ進カウンタK1の動作信号波形図、第３図は本発明の第
２の実施例のブロック図、第４図は従来のスキャンパス
方式の論理集積回路のブロック図、第５図はスキャン−
ノーマル共用入力端子を説明するためのブロック図、第
６図はスキャン−ノーマル共用出力端子を説明するため
のブロック図である。 11,21,41,51,61…スキャン制御端子、13,43…スキャン
出力端子、14,24,44…クロック端子、15,25,45,55,65…
組合せ回路、23,63…スキャン−ノーマル共用出力端
子、52…スキャン−ノーマル共用入力端子、F11〜F1n,F
41〜F42…フリップフロップ回路、K1…ｎ進カウンタ回
路、K2…ｍ進カウンタ回路、S2,S5,S6,S11〜S1n,S41〜S
4n…セレクタ。
ｎ進カウンタK1の動作信号波形図、第３図は本発明の第
２の実施例のブロック図、第４図は従来のスキャンパス
方式の論理集積回路のブロック図、第５図はスキャン−
ノーマル共用入力端子を説明するためのブロック図、第
６図はスキャン−ノーマル共用出力端子を説明するため
のブロック図である。 11,21,41,51,61…スキャン制御端子、13,43…スキャン
出力端子、14,24,44…クロック端子、15,25,45,55,65…
組合せ回路、23,63…スキャン−ノーマル共用出力端
子、52…スキャン−ノーマル共用入力端子、F11〜F1n,F
41〜F42…フリップフロップ回路、K1…ｎ進カウンタ回
路、K2…ｍ進カウンタ回路、S2,S5,S6,S11〜S1n,S41〜S
4n…セレクタ。
Claims (1)
- 【請求項１】複数の出力信号を有する組合せ回路と、 それぞれデータ入力端、データ出力端およびクロック入
力端を有し縦続結合した複数のフリップフロップ回路
と、 前記複数のフリップフロップ回路のクロック入力端にそ
れぞれ接続されるクロック端子と、 前記複数のフリップフロップ回路のうちの初段のフリッ
プフロップ回路のデータ入力端に結合されるスキャン入
力端子と、 前記複数のフリップフロップ回路のうちの最終段のフリ
ップフロップ回路のデータ出力端に接続されるスキャン
出力端子と、 前記複数のフリップフロップ回路のそれぞれの直前に配
置されそれぞれ第１の入力端、第２の入力端および出力
端を備えるセレクタと、 前記セレクタのうち前記初段のフリップフロップ回路の
直前に配置される初段のセレクタの第１の入力端を前記
スキャン入力端子に接続する手段、前記初段のセレクタ
以外の各セレクタの第１の入力端をその直前に配置され
るフリップフロップ回路の出力端および前記組合せ回路
の対応する信号入力端にそれぞれ接続する手段、前記各
セレクタの第２の入力端に前記組合せ回路の対応する信
号出力端に接続する手段および前記各セレクタの出力端
をその直後に配置されるフリップフロップ回路の入力端
に接続する手段と、 前記クロック端子に接続される入力端および前記各セレ
クタの制御信号端に接続する出力端を有し前記フリップ
フロップ回路の個数をｎとして前記クロック端子に加わ
るクロック信号の（ｎ＋１）個毎に１個のパルスを発生
するカウンタ回路とを有し、 前記カウンタ回路が前記パルスを発生しない期間には前
記各セレクタがそれぞれその第２の入力端に加わる信号
を遮断し前記初段のセレクタおよび前記初段のセレクタ
以外の各セレクタがそれぞれ前記スキャン入力端子に印
加される信号およびその直前に配置されたフリップフロ
ップ回路のデータ出力端の信号をその直後に配置された
フリップフロップ回路のデータ入力端に供給して前記複
数のフリップフロップ回路を縦続接続したシフトレジス
タとして動作させ、前記カウンタ回路が前記パルスを発
生している期間には前記各セレクタがその第１の入力端
に加わる信号を遮断し前記組合回路の対応する出力信号
を前記各セレクタを介してその直後に配置されたフリッ
プフロップ回路のデータ入力端に供給してラッチさせる
ようにしたことを特徴とするスキャン方式の論理集積回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307009A JPH0682146B2 (ja) | 1986-12-22 | 1986-12-22 | スキヤンパス方式の論理集積回路 |
| DE19873743586 DE3743586A1 (de) | 1986-12-22 | 1987-12-22 | Integrierte logikschaltung fuer das abtastwegesystem |
| US07/136,572 US4876704A (en) | 1986-12-22 | 1987-12-22 | Logic integrated circuit for scan path system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307009A JPH0682146B2 (ja) | 1986-12-22 | 1986-12-22 | スキヤンパス方式の論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63158475A JPS63158475A (ja) | 1988-07-01 |
| JPH0682146B2 true JPH0682146B2 (ja) | 1994-10-19 |
Family
ID=17963917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61307009A Expired - Lifetime JPH0682146B2 (ja) | 1986-12-22 | 1986-12-22 | スキヤンパス方式の論理集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4876704A (ja) |
| JP (1) | JPH0682146B2 (ja) |
| DE (1) | DE3743586A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03214809A (ja) * | 1990-01-19 | 1991-09-20 | Nec Corp | リニアフィードバック・シフトレジスタ |
| JP2567972B2 (ja) * | 1990-06-06 | 1996-12-25 | 富士通株式会社 | フリップフロップ回路及び半導体集積回路 |
| US5063578A (en) * | 1990-09-24 | 1991-11-05 | At&T Bell Laboratories | Digital logic circuits for frequency multiplication |
| JPH0520887A (ja) * | 1990-11-21 | 1993-01-29 | Nippon Steel Corp | シフト回路及びシフトレジスタ |
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| US5369752A (en) * | 1992-06-01 | 1994-11-29 | Motorola, Inc. | Method and apparatus for shifting data in an array of storage elements in a data processing system |
| US5485466A (en) * | 1993-10-04 | 1996-01-16 | Motorola, Inc. | Method and apparatus for performing dual scan path testing of an array in a data processing system |
| DE69626609T2 (de) * | 1995-06-27 | 2003-12-04 | Koninklijke Philips Electronics N.V., Eindhoven | Pipeline-datenverarbeitungsschaltung |
| JPH11328947A (ja) * | 1998-05-18 | 1999-11-30 | Nec Corp | 大規模ｆｉｆｏ回路 |
| US6547356B2 (en) | 2001-02-09 | 2003-04-15 | Lexmark International, Inc. | Latching serial data in an ink jet print head |
| US6434213B1 (en) * | 2001-03-08 | 2002-08-13 | Cirrus Logic, Inc. | Low-power low-area shift register |
| US7499519B1 (en) * | 2007-12-12 | 2009-03-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bidirectional shift register |
| US8471608B2 (en) * | 2011-02-02 | 2013-06-25 | Texas Instruments Incorporated | Clock divider circuit |
| CN114325358A (zh) * | 2021-12-30 | 2022-04-12 | 上海安路信息科技股份有限公司 | Fpga内部故障捕获电路及其方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3777278A (en) * | 1971-09-10 | 1973-12-04 | Boeing Co | Pseudo-random frequency generator |
| US3806891A (en) * | 1972-12-26 | 1974-04-23 | Ibm | Logic circuit for scan-in/scan-out |
| US3949199A (en) * | 1974-09-06 | 1976-04-06 | Avco Corporation | Pulse width decoder |
| FR2451672A1 (fr) * | 1979-03-15 | 1980-10-10 | Nippon Electric Co | Circuit logique integre pour l'execution de tests |
| US4377757A (en) * | 1980-02-11 | 1983-03-22 | Siemens Aktiengesellschaft | Logic module for integrated digital circuits |
| JPS59119443A (ja) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | 論理回路 |
| US4627085A (en) * | 1984-06-29 | 1986-12-02 | Applied Micro Circuits Corporation | Flip-flop control circuit |
| GB8501143D0 (en) * | 1985-01-17 | 1985-02-20 | Plessey Co Plc | Integrated circuits |
| US4682329A (en) * | 1985-03-28 | 1987-07-21 | Kluth Daniel J | Test system providing testing sites for logic circuits |
| US4733405A (en) * | 1985-10-15 | 1988-03-22 | Sony Corporation | Digital integrated circuit |
| US4754215A (en) * | 1985-11-06 | 1988-06-28 | Nec Corporation | Self-diagnosable integrated circuit device capable of testing sequential circuit elements |
| US4698830A (en) * | 1986-04-10 | 1987-10-06 | International Business Machines Corporation | Shift register latch arrangement for enhanced testability in differential cascode voltage switch circuit |
| JPS63182585A (ja) * | 1987-01-26 | 1988-07-27 | Toshiba Corp | テスト容易化機能を備えた論理回路 |
-
1986
- 1986-12-22 JP JP61307009A patent/JPH0682146B2/ja not_active Expired - Lifetime
-
1987
- 1987-12-22 US US07/136,572 patent/US4876704A/en not_active Expired - Lifetime
- 1987-12-22 DE DE19873743586 patent/DE3743586A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3743586A1 (de) | 1988-07-07 |
| US4876704A (en) | 1989-10-24 |
| DE3743586C2 (ja) | 1989-06-01 |
| JPS63158475A (ja) | 1988-07-01 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |