JPS6143815A - 初期設定方式 - Google Patents
初期設定方式Info
- Publication number
- JPS6143815A JPS6143815A JP59164927A JP16492784A JPS6143815A JP S6143815 A JPS6143815 A JP S6143815A JP 59164927 A JP59164927 A JP 59164927A JP 16492784 A JP16492784 A JP 16492784A JP S6143815 A JPS6143815 A JP S6143815A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- output
- reset
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発ＩＪＩＩは、リセット機能を持たないフリップフロ
ップを含む回路に好適な初期設定方式に関するものであ
る。
ップを含む回路に好適な初期設定方式に関するものであ
る。
通常、電源投入直後の７リツプフロツプの内部状態は不
確定で、その出力は信号としての意味を保障することが
できない、そのために回路の誤動作等を引き起こす可能
性があるので、電源投入時から正常に動作を始めるまで
の間・リセット信号によって、フリッグ７ｏ、プをリセ
ットし、そのフリップフロップを含む回路の初期設定を
する方法が一般に用いられている・そのリセットのため
に、フリップフロップには、リセット信かによるリセッ
ト機能が付加されているものがある。第１図ト、一般的
に用いられるリセット機能を持つフリップフロップの一
例の回路図である。
確定で、その出力は信号としての意味を保障することが
できない、そのために回路の誤動作等を引き起こす可能
性があるので、電源投入時から正常に動作を始めるまで
の間・リセット信号によって、フリッグ７ｏ、プをリセ
ットし、そのフリップフロップを含む回路の初期設定を
する方法が一般に用いられている・そのリセットのため
に、フリップフロップには、リセット信かによるリセッ
ト機能が付加されているものがある。第１図ト、一般的
に用いられるリセット機能を持つフリップフロップの一
例の回路図である。
第１図において、１はデータ入力端子、２はリセット信
号入力端子、３は出力端子、４は出力端子３と極性を異
にした出力端子、５．６．７．８ハトランスミツシヨン
ゲート、９．１０ハ（ン、（−タ、１１．１２はノアゲ
ートである・リセット機能は、リセット信号入力端子２
から入力されるリセット信号によって、ノアゲート１１
．１２で実現されている。
号入力端子、３は出力端子、４は出力端子３と極性を異
にした出力端子、５．６．７．８ハトランスミツシヨン
ゲート、９．１０ハ（ン、（−タ、１１．１２はノアゲ
ートである・リセット機能は、リセット信号入力端子２
から入力されるリセット信号によって、ノアゲート１１
．１２で実現されている。
次に、第２図は一般的に用いられるリセット機能を持た
ない７リツプフロツプの一例の回路図であって、リセッ
ト機能以外は第１図のものと同一構成のものを示す。第
２図において、第１図と同一のものには同じ符号を付し
てあシ、１１ Ａ、 １２ Ａはインバータである。
ない７リツプフロツプの一例の回路図であって、リセッ
ト機能以外は第１図のものと同一構成のものを示す。第
２図において、第１図と同一のものには同じ符号を付し
てあシ、１１ Ａ、 １２ Ａはインバータである。
第１図、第２因から明らかなように、リセット機能を持
たせるには、第２図のインバータ１１Ａ、１２Ａを第１
図のノアゲート１１．１２に１線える必要がある。この
リセット機能のための付加金物は、例えば０−ＭＯＳプ
ロセスではＭＯ８素子（以下、単にＭＯＳという）４個
が必要となる。したがって、シリアル−パラレル変換を
行なう入出力レジスタのように、ルビットのシリアル入
力をパラレル出力に変換する入出力ルジスタを、リセッ
ト機能を持った７リツグフロツプを用いて構成する従来
方式では、そのようなフリップフロッグが少なくとも２
ｎ個必要となる。すなわち、リセット機能のだめのＭＯ
Ｓは８ｒＬ個となシ、これらのＭＯＳ、及びリセット信
号線等のためにチップ面積が増加して、その回路の歩留
り及び経済性を悪化させるという問題につながっていた
。
たせるには、第２図のインバータ１１Ａ、１２Ａを第１
図のノアゲート１１．１２に１線える必要がある。この
リセット機能のための付加金物は、例えば０−ＭＯＳプ
ロセスではＭＯ８素子（以下、単にＭＯＳという）４個
が必要となる。したがって、シリアル−パラレル変換を
行なう入出力レジスタのように、ルビットのシリアル入
力をパラレル出力に変換する入出力ルジスタを、リセッ
ト機能を持った７リツグフロツプを用いて構成する従来
方式では、そのようなフリップフロッグが少なくとも２
ｎ個必要となる。すなわち、リセット機能のだめのＭＯ
Ｓは８ｒＬ個となシ、これらのＭＯＳ、及びリセット信
号線等のためにチップ面積が増加して、その回路の歩留
り及び経済性を悪化させるという問題につながっていた
。
本発明の目的は、上記した問題点を解決し、リセット機
能を持たない７リツプフロツグを含む回路においても、
その初期設定を確実に行なうことができる初期設定方式
を提供することにある。
能を持たない７リツプフロツグを含む回路においても、
その初期設定を確実に行なうことができる初期設定方式
を提供することにある。
本発明に係る初期設定方式は、リセット機能を持たない
フリップフロップを含む回路に、その各入出力信号をあ
らかじめ設定した所望のレベルに確定することができる
信号レベル確定回路を付加し、上記回路の初期設定時に
、その出力側の上記信号レベル確定回路を動作させて当
該出力を所望レベルに確定し、その間に入力側の上記信
号レベル確定回路を動作させて当該入力信号を所望レベ
ルに確定することにより、上記回路の初期設定をさせる
ようにしたものであるＯ 〔発明の実施例〕 以下、本発明の実施例を図に基づいて説明するー 第６図は、本発明に係る初期設定方式によるシリアル−
パラレル変換用入出力レジスタの一実施例の構成図、第
４図は、そのタイムチャートでおる。ここで用いられる
シリアル信号は、ルビットのもので、ル／２ビットを１
フレームとする２フレーム構成となっている。各フレー
ムの最終ピットは、フレームビットを示し、第１フレー
ムのフレームビットは％１’、 第２フレームのフレー
ムビットは％ＤＩで表わされている。
フリップフロップを含む回路に、その各入出力信号をあ
らかじめ設定した所望のレベルに確定することができる
信号レベル確定回路を付加し、上記回路の初期設定時に
、その出力側の上記信号レベル確定回路を動作させて当
該出力を所望レベルに確定し、その間に入力側の上記信
号レベル確定回路を動作させて当該入力信号を所望レベ
ルに確定することにより、上記回路の初期設定をさせる
ようにしたものであるＯ 〔発明の実施例〕 以下、本発明の実施例を図に基づいて説明するー 第６図は、本発明に係る初期設定方式によるシリアル−
パラレル変換用入出力レジスタの一実施例の構成図、第
４図は、そのタイムチャートでおる。ここで用いられる
シリアル信号は、ルビットのもので、ル／２ビットを１
フレームとする２フレーム構成となっている。各フレー
ムの最終ピットは、フレームビットを示し、第１フレー
ムのフレームビットは％１’、 第２フレームのフレー
ムビットは％ＤＩで表わされている。
さて、第３図において、１３はシリアル信号入力端子、
１４はリセット機能を持たないフリップフロップを多段
に接続して構成された入力シフトレジスタで、入力シリ
アル信号の第１フレームをシフトレジスタ１４Ａに、同
第２フレーム甚シフトレジスタ１４Ｂに高積する。１５
は入力シフトレジスタ１４のクロック入力端子、１６は
上記と同称な７リツプ７０ツブで構成された出力レジス
タ、１７は出力レジスタ１６の取シ込みクロックを作る
クロック発生回路、１８は第１７’Ｉ／−Ａヒツト信号
線、１９は第２フレームビツト信号線、２０はクロック
発生回路１７のクロック入力端子で、本クロックは、第
１フレームビツト信号線１８の信号が％１’ｓ及び第２
フレームビツト信号線１９の信号が％ＤＩのアンドがと
れたとき、出力レジスタ１６の取）込みクロックとして
出力レジスタ１６に供給される。
１４はリセット機能を持たないフリップフロップを多段
に接続して構成された入力シフトレジスタで、入力シリ
アル信号の第１フレームをシフトレジスタ１４Ａに、同
第２フレーム甚シフトレジスタ１４Ｂに高積する。１５
は入力シフトレジスタ１４のクロック入力端子、１６は
上記と同称な７リツプ７０ツブで構成された出力レジス
タ、１７は出力レジスタ１６の取シ込みクロックを作る
クロック発生回路、１８は第１７’Ｉ／−Ａヒツト信号
線、１９は第２フレームビツト信号線、２０はクロック
発生回路１７のクロック入力端子で、本クロックは、第
１フレームビツト信号線１８の信号が％１’ｓ及び第２
フレームビツト信号線１９の信号が％ＤＩのアンドがと
れたとき、出力レジスタ１６の取）込みクロックとして
出力レジスタ１６に供給される。
２１−１．２１−２．・・・・・・、２１−ル及び２２
．２３は本発明によシ付加された信号レベル確定回路、
２４は、上記各信号レベル確定回路を制御する制御信号
端子で、第１図のリセット信号入力端子２に相当する。
．２３は本発明によシ付加された信号レベル確定回路、
２４は、上記各信号レベル確定回路を制御する制御信号
端子で、第１図のリセット信号入力端子２に相当する。
２５−１．２５−２．・・曲、２５−ルは本シリアル
−パラレル変換用入出力レジスタの出力端子である。
−パラレル変換用入出力レジスタの出力端子である。
次に、第３図の動作を説明する。
本シリアル−パラレル変換用入出力レジスタをリセット
する場合には、その出力端子２５−１゜２５−２．２５
−ルに確定させたい信号レベルが各信号レベル確定回路
２１−１．２１−２． ・聞・、 ２１−ｎにあらかじ
め設定されてお夛、リセット信号が制御入力端子２４か
ら入力されたとき、設定さ燵信号が出力端子２５−１．
２５−２．・・・・・・、２５−ルに出力される。
する場合には、その出力端子２５−１゜２５−２．２５
−ルに確定させたい信号レベルが各信号レベル確定回路
２１−１．２１−２． ・聞・、 ２１−ｎにあらかじ
め設定されてお夛、リセット信号が制御入力端子２４か
ら入力されたとき、設定さ燵信号が出力端子２５−１．
２５−２．・・・・・・、２５−ルに出力される。
また、信号レベル確定回路２２には、入力シフトレジス
タ１４をリセットする信号レベルが設定されてお）、リ
セット時には、その信号を出力してクロッ、り端子１５
からのクロックでル回シフトさせることにより、入力シ
フトレジスタ１４をリセットする０本実施例では、リセ
ット時に％Ｌ（ロー）レベルを確定させれば、入力シフ
トレジスタ１４けリセットされる。
タ１４をリセットする信号レベルが設定されてお）、リ
セット時には、その信号を出力してクロッ、り端子１５
からのクロックでル回シフトさせることにより、入力シ
フトレジスタ１４をリセットする０本実施例では、リセ
ット時に％Ｌ（ロー）レベルを確定させれば、入力シフ
トレジスタ１４けリセットされる。
さらに、入力シフトレジスタ１４の出力信号の出力レジ
スタ１６への取り込みは、クロック発生回路１７で作ら
れる取り込みクロックによって行。
スタ１６への取り込みは、クロック発生回路１７で作ら
れる取り込みクロックによって行。
われ１リセツトされ九人力シフトレジスタ１４の。
出力を取り込むことにより、出力レジスタ１６はリセッ
トされる・ 一方、入力シフトレジスタ１４は、信号レベル確定回路
２２によりてリセットされているため、その第１フレー
ムビツトは％Ｏｆとなっておシ、信号レベル確定回路２
３によるリセット時には、％Ｈ’、（ハイ）レベルをク
ロック発生回路１７に供給し、取シ込みクロックを発生
させて、出力レジスタ１６に供給するようにしている。
トされる・ 一方、入力シフトレジスタ１４は、信号レベル確定回路
２２によりてリセットされているため、その第１フレー
ムビツトは％Ｏｆとなっておシ、信号レベル確定回路２
３によるリセット時には、％Ｈ’、（ハイ）レベルをク
ロック発生回路１７に供給し、取シ込みクロックを発生
させて、出力レジスタ１６に供給するようにしている。
上述の動作のタイムチャートを第４図に示す第４図にお
いて、Ｒはリセット信号入力端子２４に入力されるリセ
ット信号であって、％Ｈｌレベルでリセット時であるこ
とを示す。
いて、Ｒはリセット信号入力端子２４に入力されるリセ
ット信号であって、％Ｈｌレベルでリセット時であるこ
とを示す。
０ＵＴ（２５−１）、 −＝−−−、ＯＵＴ （２５−
ｎ ）、はシリアル−パラレル変換用入出力レジスタの
出力端子２５−１〜２５−３からの出力信号、０ＬＫ（
１５）は入力シフトレジスタ１４のクロック、 ＬＮ
（１５）は入出力レジスタ１４に入力されるシリアル信
号、０ＵＴ（２２）は信号レベル確定回路２２の出力信
号、１４−（ｒＬ）、・・・・・・、１４−（１）は入
力シフトレジスタ１４の出力信号で、特に１４−（ｎ）
は第２フレームビツト信号線１９の第１フレームビツト
信号、１４−（ニー１）は第１フレームビツト信号ｌｌ
１１１８の第１フレームビツト信号を示す。ＯＵ Ｔ
（２３）は信号レベル確定回路２５の出力信号、０ＬＫ
（２０）は取シ込みクロック発生回路１７のクロック入
力端子２０から入力されるクロック・０ＬＫ（１７）は
取シ込みクロック発生回路１７で作成された取り込みク
ロック、１６−（ｎ）・・・・・・、１６−（１）は出
力ｌ／レジスタ６の出力信号である。
ｎ ）、はシリアル−パラレル変換用入出力レジスタの
出力端子２５−１〜２５−３からの出力信号、０ＬＫ（
１５）は入力シフトレジスタ１４のクロック、 ＬＮ
（１５）は入出力レジスタ１４に入力されるシリアル信
号、０ＵＴ（２２）は信号レベル確定回路２２の出力信
号、１４−（ｒＬ）、・・・・・・、１４−（１）は入
力シフトレジスタ１４の出力信号で、特に１４−（ｎ）
は第２フレームビツト信号線１９の第１フレームビツト
信号、１４−（ニー１）は第１フレームビツト信号ｌｌ
１１１８の第１フレームビツト信号を示す。ＯＵ Ｔ
（２３）は信号レベル確定回路２５の出力信号、０ＬＫ
（２０）は取シ込みクロック発生回路１７のクロック入
力端子２０から入力されるクロック・０ＬＫ（１７）は
取シ込みクロック発生回路１７で作成された取り込みク
ロック、１６−（ｎ）・・・・・・、１６−（１）は出
力ｌ／レジスタ６の出力信号である。
本タイムチャートで示すように、リセット信号Ｒがリセ
ット（％Ｈ’レベル）を示すと、本人出力レジスタの出
力は初期設定される（初期設定時は％Ｌルベルとする。
ット（％Ｈ’レベル）を示すと、本人出力レジスタの出
力は初期設定される（初期設定時は％Ｌルベルとする。
）
一方、０ＬＫ（１５）のルナ１発目で入力シフトレジス
タ１４．出力レジスター６とＸに初期設定（％Ｌ’レベ
ル）されていることが分かる。なお図中斜線部は初期設
定される以前などの任意の状態を示す。
タ１４．出力レジスター６とＸに初期設定（％Ｌ’レベ
ル）されていることが分かる。なお図中斜線部は初期設
定される以前などの任意の状態を示す。
以上、述べたように、本実施例によれば、第３図に示す
シリアル−パラレル変換用入出力レジスタの初期設定時
には、その出力は信号レベル確定回路２１−１．２１−
２．・・・・・・、２１−ルで確定される。またその間
に入力シフトレジスタ１４．出力レジスタ１Ｌもリセッ
トされるので、リセット機能を持たないフリップフロッ
グを含む回路であっても初期設定が行ないうる。
シリアル−パラレル変換用入出力レジスタの初期設定時
には、その出力は信号レベル確定回路２１−１．２１−
２．・・・・・・、２１−ルで確定される。またその間
に入力シフトレジスタ１４．出力レジスタ１Ｌもリセッ
トされるので、リセット機能を持たないフリップフロッ
グを含む回路であっても初期設定が行ないうる。
ここで、上記の各信号レベル確定回路は、例えば第５図
の一実施例の回路図に示すようにＭＯ８３４と、これと
極性を異にするＭＯ８５５のゲートを接続してリセット
信号端子６０とし、ＭＯＳ ３４のソースを入力端子！
＋１とし、Ｍ Ｏ８３４゜５５のドレインを接続して出
力端子３２とし、またＭＯ８３５のソースを設定したい
レベルの電圧を印加するレベル端子あとするものである
。
の一実施例の回路図に示すようにＭＯ８３４と、これと
極性を異にするＭＯ８５５のゲートを接続してリセット
信号端子６０とし、ＭＯＳ ３４のソースを入力端子！
＋１とし、Ｍ Ｏ８３４゜５５のドレインを接続して出
力端子３２とし、またＭＯ８３５のソースを設定したい
レベルの電圧を印加するレベル端子あとするものである
。
この回路において、リセット信号端子３０からの信号が
リセットを示すときは、ＭＯ８３４をオフに、ＭＯ８５
５をオンに制御し、リセット解除を示すときは、Ｍ０８
３４をオンに、Ｍ Ｏ８２９をオフに制御させるように
、６４３５の極性を選べば、わずか２個のＭＯＳでリセ
ット機能の実現ができる。すなわち、本実施例で捻りセ
ット機能実現のためのＭＯＳは２ ｘ （ｎ ＋ ２
’）個しか必要とならない。一方、従来のリセット機能
を持つ７リツプフロツプで構成した場合は、入力シフト
レジスタ及び出力レジスタでフリップフロップを九個ず
つ使用すればｓ４×２ｎ個のＭＯＳが必要となるので、
ＭＯＳの数は、本実施例では従来のわずか１／４の個数
となり、素子数を大幅に削減することができる。したが
って、本実施例におけるフレーム構成数や、フレームビ
ット長が長くなればなる程、本発明の効果も大きくなる
ことがよく分かる。
リセットを示すときは、ＭＯ８３４をオフに、ＭＯ８５
５をオンに制御し、リセット解除を示すときは、Ｍ０８
３４をオンに、Ｍ Ｏ８２９をオフに制御させるように
、６４３５の極性を選べば、わずか２個のＭＯＳでリセ
ット機能の実現ができる。すなわち、本実施例で捻りセ
ット機能実現のためのＭＯＳは２ ｘ （ｎ ＋ ２
’）個しか必要とならない。一方、従来のリセット機能
を持つ７リツプフロツプで構成した場合は、入力シフト
レジスタ及び出力レジスタでフリップフロップを九個ず
つ使用すればｓ４×２ｎ個のＭＯＳが必要となるので、
ＭＯＳの数は、本実施例では従来のわずか１／４の個数
となり、素子数を大幅に削減することができる。したが
って、本実施例におけるフレーム構成数や、フレームビ
ット長が長くなればなる程、本発明の効果も大きくなる
ことがよく分かる。
以上、詳細に説明したように、本発明によれば、リセッ
ト機能を持たカい７リツプフロツプを含む回路において
、信号レベル確定回路を適宜に用いることによシ、その
７リツプ７０ツグのリセットを行ない、当該回路の初期
設定をすることができるので、その素子数の削減ができ
チップ面積の減少と、それによる歩留シ向上や経済化の
効果があシ、特にシリアル−パラレル変換等のように出
力数に対してクリップ７０ツブを多数必要とするときに
は、その効果は顕著である。
ト機能を持たカい７リツプフロツプを含む回路において
、信号レベル確定回路を適宜に用いることによシ、その
７リツプ７０ツグのリセットを行ない、当該回路の初期
設定をすることができるので、その素子数の削減ができ
チップ面積の減少と、それによる歩留シ向上や経済化の
効果があシ、特にシリアル−パラレル変換等のように出
力数に対してクリップ７０ツブを多数必要とするときに
は、その効果は顕著である。
第１図は、一般的に用いられるリセット機能を持つフリ
ップフロップの一例の回路図、第２図は、一般的に用い
られるリセット機能を持たない７リツプ７０ツブの一例
の回路図、第５図は、本発明に係る初期設定方式による
シリアル−パラレル変換用入出力レジスタの一実施例の
構成図、第４図は、そのタイムチャート、第５図は、同
信号レベル確定回路の一実施例の回路図である。 １５・・・・・・シリアル信号入力端子１４・・・・・
・入力シフトレジスタ １５・・・・・・クロック入力端子 １６・・・・・・出力レジスタ １７・・・・・・クロック発生回路 １８・・・・・・第１フレームビツト信号線１９・・・
・・・第２フレームビツト信ち・線２０・・・・・・ク
ロック入力端子 ２１−１〜２１−か、 ２２． ２３・・・・・・信
号レベル確定回路 ２４・・・・・・制御信号入力端子 ２５−１〜２５−ル・・・・・・出力端子、３０・・・
・・・信号レベル確定回路のリセット借方端子 ５１・・・・・・同人力端子 ３２・・・・・・同出力端子 ５３０１９０３．レベル端子 ３４．３５・・・・・・ＭＯＳ
ップフロップの一例の回路図、第２図は、一般的に用い
られるリセット機能を持たない７リツプ７０ツブの一例
の回路図、第５図は、本発明に係る初期設定方式による
シリアル−パラレル変換用入出力レジスタの一実施例の
構成図、第４図は、そのタイムチャート、第５図は、同
信号レベル確定回路の一実施例の回路図である。 １５・・・・・・シリアル信号入力端子１４・・・・・
・入力シフトレジスタ １５・・・・・・クロック入力端子 １６・・・・・・出力レジスタ １７・・・・・・クロック発生回路 １８・・・・・・第１フレームビツト信号線１９・・・
・・・第２フレームビツト信ち・線２０・・・・・・ク
ロック入力端子 ２１−１〜２１−か、 ２２． ２３・・・・・・信
号レベル確定回路 ２４・・・・・・制御信号入力端子 ２５−１〜２５−ル・・・・・・出力端子、３０・・・
・・・信号レベル確定回路のリセット借方端子 ５１・・・・・・同人力端子 ３２・・・・・・同出力端子 ５３０１９０３．レベル端子 ３４．３５・・・・・・ＭＯＳ
Claims (1)
- １、リセット機能を持たないフリップフロップを含む回
路に、その各入出力信号をあらかじめ設定した所望のレ
ベルに確定することができる信号レベル確定回路を付加
し、上記回路の初期設定時に、その出力側の上記信号レ
ベル確定回路を動作させて当該出力を所望レベルに確定
し、その間に入力側の上記信号レベル確定回路を動作さ
せて当該入力を所望レベルに確定することにより、上記
回路の初期設定をさせるようにする初期設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164927A JPS6143815A (ja) | 1984-08-08 | 1984-08-08 | 初期設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164927A JPS6143815A (ja) | 1984-08-08 | 1984-08-08 | 初期設定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143815A true JPS6143815A (ja) | 1986-03-03 |
Family
ID=15802484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164927A Pending JPS6143815A (ja) | 1984-08-08 | 1984-08-08 | 初期設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143815A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58170754U (ja) * | 1982-05-11 | 1983-11-15 | 日本電気株式会社 | 陰極線管のシヤドウマスク |
| JPS6370620A (ja) * | 1986-09-12 | 1988-03-30 | Nec Corp | フリツプフロツプ |
-
1984
- 1984-08-08 JP JP59164927A patent/JPS6143815A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58170754U (ja) * | 1982-05-11 | 1983-11-15 | 日本電気株式会社 | 陰極線管のシヤドウマスク |
| JPS6370620A (ja) * | 1986-09-12 | 1988-03-30 | Nec Corp | フリツプフロツプ |
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