JPH02183486A - Ｒａｍ制御回路 - Google Patents
Ｒａｍ制御回路Info
- Publication number
- JPH02183486A JPH02183486A JP1001266A JP126689A JPH02183486A JP H02183486 A JPH02183486 A JP H02183486A JP 1001266 A JP1001266 A JP 1001266A JP 126689 A JP126689 A JP 126689A JP H02183486 A JPH02183486 A JP H02183486A
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- JP
- Japan
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- ram
- circuit
- selector
- output
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 2
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＲＡＭを有するディジタル論理回路を使用する
通信機及びディジタルコンピュータ等に用いられるＲＡ
Ｍ制御回路に関する。
通信機及びディジタルコンピュータ等に用いられるＲＡ
Ｍ制御回路に関する。
まず、従来のＲＡＭ制御回路について第３図及び第４図
を参照して説明する。
を参照して説明する。
セレクト信号入力端子３からセレクト信号が２−１セレ
クタ１及びＲＡＭ２に与えられる。
クタ１及びＲＡＭ２に与えられる。
こ・Ｑ−セレクト信号により２−１セレクタ１は書き込
みアドレス入力端子４１〜４ｎからの書き込みアドレス
を選択する。つまり、端子Ａ１〜Ａｎを選択して、ＲＡ
Ｍアドレス入力（ａ１〜ａｎ）として出力する。一方、
ＲＡＭ２はＲＡＭ ＷＥ倍信号してのセレクト信号によ
り書き込み状態となる。つま５，２−１セレクタ１が書
き込みアドレスを選択した場合には、ＲＡＭ２は書き込
み状態となり、データ入力端子からのデータをＲＡＭア
ドレス入力（ａ１〜ａｎ）に応じて書き込む。同様に１
次のタイミングで、２−１セレクタ１はセレクト信号に
よって読み出しアドレス入力端子５１〜５ｎからの読み
出しアドレスを選択して（つまり、端子Ａ１〜Ａｎを選
択する）、ＲＡＭアドレス入力（ａｔ〜ａｎ）として出
力する。この際、ＲＡＭ２はセレクト信号により読み出
し状態となり、ＲＡＭアドレス入力（ａ１〜ａｎ）に応
じてＲＡＭからデータがデータ出力端子９に出力される
。
みアドレス入力端子４１〜４ｎからの書き込みアドレス
を選択する。つまり、端子Ａ１〜Ａｎを選択して、ＲＡ
Ｍアドレス入力（ａ１〜ａｎ）として出力する。一方、
ＲＡＭ２はＲＡＭ ＷＥ倍信号してのセレクト信号によ
り書き込み状態となる。つま５，２−１セレクタ１が書
き込みアドレスを選択した場合には、ＲＡＭ２は書き込
み状態となり、データ入力端子からのデータをＲＡＭア
ドレス入力（ａ１〜ａｎ）に応じて書き込む。同様に１
次のタイミングで、２−１セレクタ１はセレクト信号に
よって読み出しアドレス入力端子５１〜５ｎからの読み
出しアドレスを選択して（つまり、端子Ａ１〜Ａｎを選
択する）、ＲＡＭアドレス入力（ａｔ〜ａｎ）として出
力する。この際、ＲＡＭ２はセレクト信号により読み出
し状態となり、ＲＡＭアドレス入力（ａ１〜ａｎ）に応
じてＲＡＭからデータがデータ出力端子９に出力される
。
さらに、第５図及び第６図を参照して、従来のＲＡＭ書
き込み制御回路の他の例について説明する。
き込み制御回路の他の例について説明する。
この例では、セレクト信号入力端子６からセレクト信号
が２−１セレクタ１に与えられ。
が２−１セレクタ１に与えられ。
ＲＡＭ ２にはセレクト信号とクロック・パルス入力端
子１４からのクロ、り信号とに基づくＲＡＭ Ｗ１８信
号が与えられている。即ち、セレクト信号及びクロック
信号はナンド（ＮＡＮＤ）回路１３に与えられ、ＮＡＮ
Ｄ回路１５からＲＡＭ Ｗｌ信号がＲＡＭ２に送られる
。
子１４からのクロ、り信号とに基づくＲＡＭ Ｗ１８信
号が与えられている。即ち、セレクト信号及びクロック
信号はナンド（ＮＡＮＤ）回路１３に与えられ、ＮＡＮ
Ｄ回路１５からＲＡＭ Ｗｌ信号がＲＡＭ２に送られる
。
第６図に示すように、２−１セレクタ１が読み出しアド
レスを選択した場合にはＲＡＭ ２は読み出し状態とな
り、２−１セレクタ１が書き込みアドレスを選択した場
合には、ＲＡＭ２書き込み状態となる。
レスを選択した場合にはＲＡＭ ２は読み出し状態とな
り、２−１セレクタ１が書き込みアドレスを選択した場
合には、ＲＡＭ２書き込み状態となる。
ところで、上述した従来のＲＡＭ制御回路の場合、第４
図に示すように２−１セレクタの出力の立ち遅れのため
に、ＲＡＭが書き込み状態となってもＲＡＭアドレス入
力がしばらく読み出しアドレスのままとなっている。こ
のため。
図に示すように２−１セレクタの出力の立ち遅れのため
に、ＲＡＭが書き込み状態となってもＲＡＭアドレス入
力がしばらく読み出しアドレスのままとなっている。こ
のため。
香き込み時間の短いＲＡＭでは読み出しアドレスに入力
データを書き込んでしまい、正確なＲＡＭの書き込み、
読み出し動作が困難となる。
データを書き込んでしまい、正確なＲＡＭの書き込み、
読み出し動作が困難となる。
従って、書き込み時間の長いＲＡＭを用いるか。
また上述の立ち遅れを回避する回路が必要となる問題点
がある。
がある。
一方、第６因に示すようにＲＡＭの書き込み信号ＷＥを
セレクト信号とクロックパルス孝によって生成させた場
合、セレクト信号よりも高い周波数のクロ、クバルスが
必要となるという問題点がある。
セレクト信号とクロックパルス孝によって生成させた場
合、セレクト信号よりも高い周波数のクロ、クバルスが
必要となるという問題点がある。
本発明によれば、２（ｎ＋１）個（ｎは正整数）の入力
端と（ｎ＋１）個の出力端とを備える２−１セレクタと
、ＲＡＭと、第１及び第２の１０７回路と、ＯＲ回路と
を有し、ｎビットの書き込みアドレスが前記２−１セレ
クタの第１から第ｎの入力端に入力され、前記２−１セ
レクタの第（ｎ＋１）の入力端はグランドに接続され、
ｎビットの読み出しアドレスが前記２−１セレクタの第
（ｎ＋２ ）から第（ｚｎ＋１）の入力端に接続さ・れ
、前記２−１セレクタの第２（ｎ＋ｔ）の入力端に予め
定められた電圧が印加されており、さらに前記２−１セ
レクタの出力端が前記ＲＡＭのアドレスに接続され、セ
レクト信号が前記第１の１０７回路及び前記ＯＲ回路に
入力され、前記第１のＮＯＴ回路出力が前記第２の１０
７回路に入力されて、前記第２の１０７回路の出力を前
記２−１セレクタ回路のセレクト信号として用い、前記
２−１セレクタの第（ｎ＋１）の出力端が前記ＯＲ回路
に接続され、前記ＯＲ回路の出力を前記ＲＡＭの選択信
号とするようにしたことを特徴とするＲＡＭ制御回路が
得られる。
端と（ｎ＋１）個の出力端とを備える２−１セレクタと
、ＲＡＭと、第１及び第２の１０７回路と、ＯＲ回路と
を有し、ｎビットの書き込みアドレスが前記２−１セレ
クタの第１から第ｎの入力端に入力され、前記２−１セ
レクタの第（ｎ＋１）の入力端はグランドに接続され、
ｎビットの読み出しアドレスが前記２−１セレクタの第
（ｎ＋２ ）から第（ｚｎ＋１）の入力端に接続さ・れ
、前記２−１セレクタの第２（ｎ＋ｔ）の入力端に予め
定められた電圧が印加されており、さらに前記２−１セ
レクタの出力端が前記ＲＡＭのアドレスに接続され、セ
レクト信号が前記第１の１０７回路及び前記ＯＲ回路に
入力され、前記第１のＮＯＴ回路出力が前記第２の１０
７回路に入力されて、前記第２の１０７回路の出力を前
記２−１セレクタ回路のセレクト信号として用い、前記
２−１セレクタの第（ｎ＋１）の出力端が前記ＯＲ回路
に接続され、前記ＯＲ回路の出力を前記ＲＡＭの選択信
号とするようにしたことを特徴とするＲＡＭ制御回路が
得られる。
次に本発明について実施例によって説明する。
第１図を参照して１本発明によるＲＡＭ制御回路は、
２（ｎ−ｔ−ｔ）個（ｎは正整数）の入力端ＡＴ〜Ａ
ｎ＋１及びＢ１〜Ｂｎ＋１と（ｎ＋ｔ）個の出力端Ｙ１
〜Ｙｎ＋１とを備える２−１セレクタ１゜ＲＡＭ２．イ
ンバータ（１０７回路）１０及び１１及びオア回路（Ｏ
Ｒ回路）１２を有している。
２（ｎ−ｔ−ｔ）個（ｎは正整数）の入力端ＡＴ〜Ａ
ｎ＋１及びＢ１〜Ｂｎ＋１と（ｎ＋ｔ）個の出力端Ｙ１
〜Ｙｎ＋１とを備える２−１セレクタ１゜ＲＡＭ２．イ
ンバータ（１０７回路）１０及び１１及びオア回路（Ｏ
Ｒ回路）１２を有している。
このＲＡＭ制御回路では、外部からのｎビ。
トの書き込みアドレスが２−１セレクタ１のＡ１〜Ａｎ
入力端に接続され、グランドｒＧＪが２−１セレクタ１
のＡｎ＋１入力端に接続される。
入力端に接続され、グランドｒＧＪが２−１セレクタ１
のＡｎ＋１入力端に接続される。
一方、外部からのｎピット読み出しアドレスが２−１セ
レクタ１のＢ１〜Ｂｎ入力端に接続され。
レクタ１のＢ１〜Ｂｎ入力端に接続され。
電源「＋５ｖＪが２−１セレクタ１のＢｎ＋１人力に接
続される。２−１セレクタ１のＹ１〜Ｙｎ出力端はＲＡ
Ｍ２のアドレス端子に接続される。
続される。２−１セレクタ１のＹ１〜Ｙｎ出力端はＲＡ
Ｍ２のアドレス端子に接続される。
セレクト入力信号端子３はＮＯＴ回路１０の入力とＯＲ
回路１２の入力とに接続され、ＮＯＴ回路１０の出力は
ＮＯＴ回路１１の入力に接続される。また、ＮＯＴ回路
１１の出力がセレクタ回路１のセレクト入力（Ｓ端子）
に接続され。
回路１２の入力とに接続され、ＮＯＴ回路１０の出力は
ＮＯＴ回路１１の入力に接続される。また、ＮＯＴ回路
１１の出力がセレクタ回路１のセレクト入力（Ｓ端子）
に接続され。
２−１セレクタ１のＹｎ＋１出力がＯＲ回路１２の入力
に接続される。さらに、ＯＲ回路１２の出力はＲＡＭ
２の選択端子ＷＥ（端子）に接続されている。
に接続される。さらに、ＯＲ回路１２の出力はＲＡＭ
２の選択端子ＷＥ（端子）に接続されている。
第２図も参照して、いまセレクト信号入力端子３からの
セレクト信号がロウとなると、 ＯＲ回路１２の入力
の一方はロウとなる。また、このセレクト信号はＮＯＴ
回路１０及び１１を介して２−１セレクタ１にセレクト
信号として入力され、この結果、２−１セレクタ１はＡ
側を選択する。入力端のＡ側選択によってＲＡＭ ２の
アドレス・バスａ１〜ａｎには書き込みアドレスが出力
され、同時に２−１セレクタ１のＹｎ＋１出力すにはグ
ランドｒＧＪすなわちＯｖが出力される。この結果、Ｏ
Ｒ回路１２の入力の他方がロウとなる。これによって、
ＯＲ回路１２からロウレベルが出力され、ＲＡＭ２は書
き込み状態となり、データ入力端子８からのデータが書
き込みアドレスで示すアドレスに書き込まれる。
セレクト信号がロウとなると、 ＯＲ回路１２の入力
の一方はロウとなる。また、このセレクト信号はＮＯＴ
回路１０及び１１を介して２−１セレクタ１にセレクト
信号として入力され、この結果、２−１セレクタ１はＡ
側を選択する。入力端のＡ側選択によってＲＡＭ ２の
アドレス・バスａ１〜ａｎには書き込みアドレスが出力
され、同時に２−１セレクタ１のＹｎ＋１出力すにはグ
ランドｒＧＪすなわちＯｖが出力される。この結果、Ｏ
Ｒ回路１２の入力の他方がロウとなる。これによって、
ＯＲ回路１２からロウレベルが出力され、ＲＡＭ２は書
き込み状態となり、データ入力端子８からのデータが書
き込みアドレスで示すアドレスに書き込まれる。
ここで、セレクト信号入力端子３からのセレクト信号が
ハイになると、ＯＲ回路１２の出力はハイとなり、ＲＡ
Ｍ２は読み出し状態となる。
ハイになると、ＯＲ回路１２の出力はハイとなり、ＲＡ
Ｍ２は読み出し状態となる。
さらに、ＮＯＴ回路１０及び１１を介して２−１セレク
タ１にセレクト信号が入力され、これによって２−１セ
レクタ１は入力端のＢ側を選択する。この結果、ＲＡＭ
２のアドレス・バスａ１〜ａｎには読み出しアドレスが
出力され、読み出しアドレスで示されるアドレスからデ
ータが読み出され、データ出力端子９に出力される。
タ１にセレクト信号が入力され、これによって２−１セ
レクタ１は入力端のＢ側を選択する。この結果、ＲＡＭ
２のアドレス・バスａ１〜ａｎには読み出しアドレスが
出力され、読み出しアドレスで示されるアドレスからデ
ータが読み出され、データ出力端子９に出力される。
このようにして、ＲＡＭ２に対して書き込みアドレスが
出力されているときはＲＡＭ２を書き込み状態に、読み
出しアドレスが出力されているときはＲＡＭ ２を読み
出し状態にすることができる。
出力されているときはＲＡＭ２を書き込み状態に、読み
出しアドレスが出力されているときはＲＡＭ ２を読み
出し状態にすることができる。
以上説明したように本発明では、１つの制御信号を用い
て、書き込み、読み出しアドレスに対して確実にＲＡＭ
を書き込み、読み出し状態とできる。従って、特に、ク
ロック信号を用いずにＲＡＭの書き込み信号を制御する
場合に有効である。
て、書き込み、読み出しアドレスに対して確実にＲＡＭ
を書き込み、読み出し状態とできる。従って、特に、ク
ロック信号を用いずにＲＡＭの書き込み信号を制御する
場合に有効である。
第１図は本発明によるＲＡＭ制御回路の一実施例を示す
図、第２図は第１図に示すＲＡＭ制御回路の動作を説明
するためのタイムチャート。 第５図は従来のＲＡＭ制御回路の一例を示す図。 第４図は従来のＲＡＭ制御回路の他の例を示す図、第５
図は第３図に示すＲＡＭ制御回路の動作を説明するため
のタイムチャー）、第６１＠は第４図に示すＲＡＭ制御
回路の動作を説明するためのタイムチャートである。 １・・・２−１セレクタ、２・・・ＲＡＭｅ ３・・
・セレクト信号入力端子、４１〜４ｎ・・・書き込みア
ドレス入力端子、５１〜５ｎ・・・読み出しアドレス入
力端子、６・・・グランド（Ｏｖ）入力端子、７・・・
＋ＳＶ入力端子、８・・・データ入力端子、９・・・デ
ータ出力端子、１０．１１・・・ＮＯ’ｒ回路、１２・
・・ＯＲ回路、１３・・・ＮＡＮＤ回路、１４・・・ク
ロ。 り・パルス入力端子。 以下余白 第１図 第２図 第３図 第４図 セレクト信ｊ！ （３）
図、第２図は第１図に示すＲＡＭ制御回路の動作を説明
するためのタイムチャート。 第５図は従来のＲＡＭ制御回路の一例を示す図。 第４図は従来のＲＡＭ制御回路の他の例を示す図、第５
図は第３図に示すＲＡＭ制御回路の動作を説明するため
のタイムチャー）、第６１＠は第４図に示すＲＡＭ制御
回路の動作を説明するためのタイムチャートである。 １・・・２−１セレクタ、２・・・ＲＡＭｅ ３・・
・セレクト信号入力端子、４１〜４ｎ・・・書き込みア
ドレス入力端子、５１〜５ｎ・・・読み出しアドレス入
力端子、６・・・グランド（Ｏｖ）入力端子、７・・・
＋ＳＶ入力端子、８・・・データ入力端子、９・・・デ
ータ出力端子、１０．１１・・・ＮＯ’ｒ回路、１２・
・・ＯＲ回路、１３・・・ＮＡＮＤ回路、１４・・・ク
ロ。 り・パルス入力端子。 以下余白 第１図 第２図 第３図 第４図 セレクト信ｊ！ （３）
Claims (1)
- １、２（ｎ＋１）個（ｎは正整数）の入力端と（ｎ＋１
）個の出力端とを備える２−１セレクタと、ＲＡＭと、
第１及び第２のＮＯＴ回路と、ＯＲ回路とを有し、ｎビ
ットの書き込みアドレスが前記２−１セレクタの第１か
ら第ｎの入力端に入力され、前記２−１セレクタの第（
ｎ＋１）の入力端はグランドに接続され、ｎビットの読
み出しアドレスが前記２−１セレクタの第（ｎ＋２）か
ら第（２ｎ＋１）の入力端に接続され、前記２−１セレ
クタの第２（ｎ＋１）の入力端に予め定められた電圧が
印加されており、さらに前記２−１セレクタの出力端が
前記ＲＡＭのアドレスに接続され、セレクト信号が前記
第１のＮＯＴ回路及び前記ＯＲ回路に入力され、前前第
１のＮＯＴ回路出力が前記第２のＮＯＴ回路に入力され
て、前記第２のＮＯＴ回路の出力を前記２−１セレクタ
回路のセレクト信号として用い、前記２−１セレクタの
第（ｎ＋１）の出力端が前記ＯＲ回路に接続され、前記
ＯＲ回路の出力を前記ＲＡＭの選択信号とするようにし
たことを特徴とするＲＡＭ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1001266A JPH02183486A (ja) | 1989-01-09 | 1989-01-09 | Ｒａｍ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1001266A JPH02183486A (ja) | 1989-01-09 | 1989-01-09 | Ｒａｍ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02183486A true JPH02183486A (ja) | 1990-07-18 |
Family
ID=11496654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1001266A Pending JPH02183486A (ja) | 1989-01-09 | 1989-01-09 | Ｒａｍ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02183486A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04315234A (ja) * | 1991-04-15 | 1992-11-06 | Mitsubishi Electric Corp | メモリシステム |
-
1989
- 1989-01-09 JP JP1001266A patent/JPH02183486A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04315234A (ja) * | 1991-04-15 | 1992-11-06 | Mitsubishi Electric Corp | メモリシステム |
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