JP2737916B2 - ディジタル信号の接続装置 - Google Patents
ディジタル信号の接続装置Info
- Publication number
- JP2737916B2 JP2737916B2 JP9278288A JP9278288A JP2737916B2 JP 2737916 B2 JP2737916 B2 JP 2737916B2 JP 9278288 A JP9278288 A JP 9278288A JP 9278288 A JP9278288 A JP 9278288A JP 2737916 B2 JP2737916 B2 JP 2737916B2
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- JP
- Japan
- Prior art keywords
- output
- line
- address
- read
- memory circuit
- Prior art date
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時間多重されたディジタル信号を切替える
信号接続装置として利用する。
信号接続装置として利用する。
本発明は、時間多重された信号を切替えることのでき
るディジタル信号の接続装置において、 複数の読出アドレス線に切替えて与えることのできる
アドレス切替スイッチと、ひとつのメモリ回路の出力を
複数の出力線に切替えることのできる切替スイッチとを
組み合わせることにより、 一つのメモリ回路が故障した場合でも他のメモリ回路
がその機能を代わって行なえるようにするものである。
るディジタル信号の接続装置において、 複数の読出アドレス線に切替えて与えることのできる
アドレス切替スイッチと、ひとつのメモリ回路の出力を
複数の出力線に切替えることのできる切替スイッチとを
組み合わせることにより、 一つのメモリ回路が故障した場合でも他のメモリ回路
がその機能を代わって行なえるようにするものである。
従来のメモリ回路を有するディジタル信号接続装置
は、第４図に示すように複数Ｍ本の入力線と、複数Ｎ本
の出力線と、それらの交点に設けられたＭ×Ｎ個のメモ
リ回路11（1,1）〜11（M,N）と、このメモリ回路11に書
込アドレスを与えるＭ本の書込アドレス線と、この書込
アドレス線に書込アドレス値を送出するＭ個の書込アド
レス回路121〜12Mと、メモリ回路11に読出アドレスを与
えるＮ本の読出アドレス線と、この読出アドレス線に読
出アドレス値を送出するＮ個の読出アドレス回路131〜1
3Nと、これらの書込読出タイミングを制御するクロック
信号を生成送出するタイミングコントローラ14によって
構成されている。
は、第４図に示すように複数Ｍ本の入力線と、複数Ｎ本
の出力線と、それらの交点に設けられたＭ×Ｎ個のメモ
リ回路11（1,1）〜11（M,N）と、このメモリ回路11に書
込アドレスを与えるＭ本の書込アドレス線と、この書込
アドレス線に書込アドレス値を送出するＭ個の書込アド
レス回路121〜12Mと、メモリ回路11に読出アドレスを与
えるＮ本の読出アドレス線と、この読出アドレス線に読
出アドレス値を送出するＮ個の読出アドレス回路131〜1
3Nと、これらの書込読出タイミングを制御するクロック
信号を生成送出するタイミングコントローラ14によって
構成されている。
そして、入力データは、ｉ番目の入力線に接続されて
いるＮ個のメモリ回路11（i,1）〜11（i,N）に同じデー
タが入力順に書込まれ、読出アドレス回路131〜13Nの読
出アドレス出力に従って、メモリ回路11からデータが出
力線に出力されていた。
いるＮ個のメモリ回路11（i,1）〜11（i,N）に同じデー
タが入力順に書込まれ、読出アドレス回路131〜13Nの読
出アドレス出力に従って、メモリ回路11からデータが出
力線に出力されていた。
上述の従来の信号接続装置では、メモリ回路が故障し
た場合、そのメモリ回路の出力が接続されている出力線
の出力にデータの欠落が生じる問題点があった。
た場合、そのメモリ回路の出力が接続されている出力線
の出力にデータの欠落が生じる問題点があった。
本発明は、これを改良するもので、メモリ回路が故障
した場合でも、そのメモリ回路が接続されている出力線
の出力に欠落が生じない接続装置を提供することを目的
とする。
した場合でも、そのメモリ回路が接続されている出力線
の出力に欠落が生じない接続装置を提供することを目的
とする。
本発明は、複数Ｍ本の入力線と、複数Ｎ本の出力線
と、この入力線および出力線の交点に設けられその書込
み端子がそれぞれ上記入力線に接続され読出し端子がそ
れぞれ上記出力線に接続されたＭ×Ｎ個のメモリ回路
と、各入力線に並行に設けられこの入力線に書込み端子
が接続された上記メモリ回路に書込アドレスを与える書
込アドレス線と、各出力線に並行に設けられこの出力線
に読出端子が接続された上記メモリ回路に読出アドレス
を与える読出アドレス線と、上記書込アドレス線に書込
アドレス値を送出する書込アドレス回路と、上記読出ア
ドレス線に読出アドレス値を送出する読出アドレス回路
とを備え、前記メモリ回路は、上記書込アドレス回路か
ら与えられる書込アドレスに基づいて同一の入力線に入
力されるデータが入力順に書き込まれ、上記読出アドレ
ス回路から与えられる読出アドレスによりそのアドレス
順に読出されたデータが各出力線に出力されるディジタ
ル信号の接続装置において、前記メモリ回路に障害が発
生したときに、同一の入力線に接続された他のメモリ回
路に当該障害が発生したメモリ回路に読出アドレス値を
送出している読出アドレス回路の出力を与えるアドレス
切替スイッチと、Ｍ×Ｎ個のメモリ回路のそれぞれに設
けられ、前記障害が発生したメモリ回路に代替する前記
他のメモリ回路から読み出された出力を前記障害が発生
したメモリ回路の読出し出力線に出力する出力切替スイ
ッチとを備えたことを特徴とする。
と、この入力線および出力線の交点に設けられその書込
み端子がそれぞれ上記入力線に接続され読出し端子がそ
れぞれ上記出力線に接続されたＭ×Ｎ個のメモリ回路
と、各入力線に並行に設けられこの入力線に書込み端子
が接続された上記メモリ回路に書込アドレスを与える書
込アドレス線と、各出力線に並行に設けられこの出力線
に読出端子が接続された上記メモリ回路に読出アドレス
を与える読出アドレス線と、上記書込アドレス線に書込
アドレス値を送出する書込アドレス回路と、上記読出ア
ドレス線に読出アドレス値を送出する読出アドレス回路
とを備え、前記メモリ回路は、上記書込アドレス回路か
ら与えられる書込アドレスに基づいて同一の入力線に入
力されるデータが入力順に書き込まれ、上記読出アドレ
ス回路から与えられる読出アドレスによりそのアドレス
順に読出されたデータが各出力線に出力されるディジタ
ル信号の接続装置において、前記メモリ回路に障害が発
生したときに、同一の入力線に接続された他のメモリ回
路に当該障害が発生したメモリ回路に読出アドレス値を
送出している読出アドレス回路の出力を与えるアドレス
切替スイッチと、Ｍ×Ｎ個のメモリ回路のそれぞれに設
けられ、前記障害が発生したメモリ回路に代替する前記
他のメモリ回路から読み出された出力を前記障害が発生
したメモリ回路の読出し出力線に出力する出力切替スイ
ッチとを備えたことを特徴とする。
入力線と出力線との交点に設けられたメモリ回路の一
つが故障すると、アドレス切替スイッチにより、読出ア
ドレス回路からの読出アドレス値が別の読出アドレス線
に送出され、故障したメモリ回路と同じ入力線に接続さ
れているメモリ回路に入り、そのメモリ回路のデータが
読出される。
つが故障すると、アドレス切替スイッチにより、読出ア
ドレス回路からの読出アドレス値が別の読出アドレス線
に送出され、故障したメモリ回路と同じ入力線に接続さ
れているメモリ回路に入り、そのメモリ回路のデータが
読出される。
読出されたデータは、出力切替スイッチにより故障し
たメモリ回路の接続されている出力線に切替えられ、デ
ータ出力の欠落を補うことができる。
たメモリ回路の接続されている出力線に切替えられ、デ
ータ出力の欠落を補うことができる。
次に、本発明の一実施例を図面を参照して説明する。
第１図は本発明の一実施例のディジタル信号の接続装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
複数のＭ本の入力線と複数Ｎ本の出力線との交点にそ
れぞれメモリ回路11（1,1）〜11（M,N）が接続されてお
り、各入力線に並行に設けられメモリ回路11に書込アド
レスを与える書込アドレス線17と、各出力線に並行に設
けられメモリ回路11に読出アドレスを与える読出アドレ
ス線18と、上述の書込アドレス線17に書込アドレス値を
送出するＭ個の書込アドレス回路121〜12Mと、読出アド
レス線18に読出アドレス値を送出するＮ個の読出アドレ
ス回路131〜13Nと、読出タイミング信号を発生して各デ
ータ読出用回路に与えるタイミングコントローラ14を備
えている。
れぞれメモリ回路11（1,1）〜11（M,N）が接続されてお
り、各入力線に並行に設けられメモリ回路11に書込アド
レスを与える書込アドレス線17と、各出力線に並行に設
けられメモリ回路11に読出アドレスを与える読出アドレ
ス線18と、上述の書込アドレス線17に書込アドレス値を
送出するＭ個の書込アドレス回路121〜12Mと、読出アド
レス線18に読出アドレス値を送出するＮ個の読出アドレ
ス回路131〜13Nと、読出タイミング信号を発生して各デ
ータ読出用回路に与えるタイミングコントローラ14を備
えている。
本実施例の特徴とするところは、各メモリ回路11
（1,1）〜11（M,N）の出力を複数の出力線に切替えて与
えることができるＭ×Ｎ個の出力切替スイッチ15
（1,1）〜15（M,N）と、この出力切替スイッチ15の切替
えに対応して、読出アドレス回路131〜13Nの出力を複数
の読出アドレス線に切替えて与えるＮ個のアドレス切替
スイッチ161〜16Nを備えて前述のタイミングコントロー
ラ14からのタイミング信号が各出力切替スイッチ15
（1,1）〜15（M,N）およびアドレス切替スイッチ161〜1
6Nにも与えられる構成にある。
（1,1）〜11（M,N）の出力を複数の出力線に切替えて与
えることができるＭ×Ｎ個の出力切替スイッチ15
（1,1）〜15（M,N）と、この出力切替スイッチ15の切替
えに対応して、読出アドレス回路131〜13Nの出力を複数
の読出アドレス線に切替えて与えるＮ個のアドレス切替
スイッチ161〜16Nを備えて前述のタイミングコントロー
ラ14からのタイミング信号が各出力切替スイッチ15
（1,1）〜15（M,N）およびアドレス切替スイッチ161〜1
6Nにも与えられる構成にある。
次に本実施例装置の動作を説明する。ここでは、（2,
j）番目のメモリ回路11（2,j）に故障が生じた場合を例
にとってその動作を説明する。
j）番目のメモリ回路11（2,j）に故障が生じた場合を例
にとってその動作を説明する。
第２図は、（i,j）番目のメモリ回路に故障が生じた
場合の処理動作を示すフローチャートである。
場合の処理動作を示すフローチャートである。
同じ入力線２に接続されているメモリ回路11（2,1）
〜11（2,N）には全て同じデータが書込まれているの
で、出力線ｊに（2,j）番目のメモリ回路から出力線ｊ
へデータを出力する代わりに、（2,j＋１）番目のメモ
リ回路11（2,j＋１）から同じデータを出力線ｊに出力
することができる。
〜11（2,N）には全て同じデータが書込まれているの
で、出力線ｊに（2,j）番目のメモリ回路から出力線ｊ
へデータを出力する代わりに、（2,j＋１）番目のメモ
リ回路11（2,j＋１）から同じデータを出力線ｊに出力
することができる。
そこで、ｊ番目の読出アドレス回路13jの出力を（ｊ
＋１）番目の読出アドレス線18j+1に出力するようにア
ドレス切替スイッチ16j+1を切替え、（2,j＋１）番目の
メモリ回路11（2,j＋１）のデータを読出す。読出され
たデータは、出力切替スイッチ15j+1によって出力線ｊ
に出力されるようにその出力線の接続が切替えられるの
で、出力線ｊのデータ欠落が補われる。
＋１）番目の読出アドレス線18j+1に出力するようにア
ドレス切替スイッチ16j+1を切替え、（2,j＋１）番目の
メモリ回路11（2,j＋１）のデータを読出す。読出され
たデータは、出力切替スイッチ15j+1によって出力線ｊ
に出力されるようにその出力線の接続が切替えられるの
で、出力線ｊのデータ欠落が補われる。
このデータ欠落を補う動作（i,j）番目のメモリ回路
が故障した場合の処理動作例を第２図にフローチャート
として示す。
が故障した場合の処理動作例を第２図にフローチャート
として示す。
また、第３図に（2,j）番目のメモリ回路が正常な場
合における出力線ｊの出力データと、故障した場合の出
力線ｊの出力データ関係のタイムチャートを示す。この
第３図に示すように、出力線ｊの出力には、（2,j）番
目のメモリ回路が故障した場合、そのメモリ回路のデー
タの代わりに、（2,j＋１）番目のメモリ回路11
（2,j＋１）の同じデータが出力されるが、（2,j＋１）
番目のメモリ回路が同時間に出力線ｊと出力線ｊ＋１に
出力できるように、データ出力時間を従来より短縮し
て、出力線ｊ＋１への出力時間と出力線ｊへの出力時間
との和が従来のデータ出力時間に入るようにしている。
合における出力線ｊの出力データと、故障した場合の出
力線ｊの出力データ関係のタイムチャートを示す。この
第３図に示すように、出力線ｊの出力には、（2,j）番
目のメモリ回路が故障した場合、そのメモリ回路のデー
タの代わりに、（2,j＋１）番目のメモリ回路11
（2,j＋１）の同じデータが出力されるが、（2,j＋１）
番目のメモリ回路が同時間に出力線ｊと出力線ｊ＋１に
出力できるように、データ出力時間を従来より短縮し
て、出力線ｊ＋１への出力時間と出力線ｊへの出力時間
との和が従来のデータ出力時間に入るようにしている。
以上説明したように、本発明は、メモリ回路の出力を
複数の出力線に出力切替スイッチを介して接続し、従来
のデータ出力時間内に同じメモリからデータを出力でき
るようにすることにより、一つのメモリ回路が故障した
場合に、他のメモリ回路がこれを補い、出力線にデータ
欠落を生じるのを防ぐことができる装置が得られる。
複数の出力線に出力切替スイッチを介して接続し、従来
のデータ出力時間内に同じメモリからデータを出力でき
るようにすることにより、一つのメモリ回路が故障した
場合に、他のメモリ回路がこれを補い、出力線にデータ
欠落を生じるのを防ぐことができる装置が得られる。
第１図は本発明の一実施例の構成を示すブロック図。 第２図は故障が発生した場合の処理フローチャート。 第３図はメモリ回路が正常な場合および故障した場合の
出力線の出力データ関係を示す図。 第４図は従来装置の構成を示すブロック図。 11（1,1）〜11（M,N）……メモリ回路、121〜12M……書
込アドレス回路、131〜13N……読出アドレス回路、14…
…タイミングコントローラ、15……出力切替スイッチ、
16……アドレス切替スイッチ、17……書込アドレス線、
18……読出アドレス線。
出力線の出力データ関係を示す図。 第４図は従来装置の構成を示すブロック図。 11（1,1）〜11（M,N）……メモリ回路、121〜12M……書
込アドレス回路、131〜13N……読出アドレス回路、14…
…タイミングコントローラ、15……出力切替スイッチ、
16……アドレス切替スイッチ、17……書込アドレス線、
18……読出アドレス線。
Claims (1)
- 【請求項１】複数Ｍ本の入力線と、 複数Ｎ本の出力線と、 この入力線および出力線の交点に設けられその書込み端
子がそれぞれ上記入力線に接続され読出し端子がそれぞ
れ上記出力線に接続されたＭ×Ｎ個のメモリ回路と、 各入力線に並行に設けられこの入力線に書込み端子が接
続された上記メモリ回路に書込アドレスを与える書込ア
ドレス線と、 各出力線に並行に設けられこの出力線に読出端子が接続
された上記メモリ回路に読出アドレスを与える読出アド
レス線と、 上記書込アドレス線に書込アドレス値を送出する書込ア
ドレス回路と、 上記読出アドレス線に読出アドレス値を送出する読出ア
ドレス回路と を備え、 前記メモリ回路は、上記書込アドレス回路から与えられ
る書込アドレスに基づいて同一の入力線に入力されるデ
ータが入力順に書き込まれ、上記読出アドレス回路から
与えられる読出アドレスによりそのアドレス順に読出さ
れたデータが各出力線に出力される ディジタル信号の接続装置において、 前記メモリ回路に障害が発生したときに、同一の入力線
に接続された他のメモリ回路の一つに当該障害が発生し
たメモリ回路に読出アドレス値を送出している読出アド
レス回路の出力を与えるアドレス切替スイッチと、 Ｍ×Ｎ個のメモリ回路のそれぞれに設けられ、前記障害
が発生したメモリ回路に代替する前記他のメモリ回路か
ら読み出された出力を前記障害が発生したメモリ回路の
読出し出力線に出力する出力切替スイッチと を備えたことを特徴とする信号接続装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9278288A JP2737916B2 (ja) | 1988-04-14 | 1988-04-14 | ディジタル信号の接続装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9278288A JP2737916B2 (ja) | 1988-04-14 | 1988-04-14 | ディジタル信号の接続装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01264097A JPH01264097A (ja) | 1989-10-20 |
| JP2737916B2 true JP2737916B2 (ja) | 1998-04-08 |
Family
ID=14063988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9278288A Expired - Lifetime JP2737916B2 (ja) | 1988-04-14 | 1988-04-14 | ディジタル信号の接続装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737916B2 (ja) |
-
1988
- 1988-04-14 JP JP9278288A patent/JP2737916B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01264097A (ja) | 1989-10-20 |
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