JPH04128939A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータに間する。

〔従来の技術〕

一般に、マイクロコンピュータは、システムの制御部と
して使用され、システムの状態の判断および管理等を自
動的に行うことを目的として用いられる０例えば、自動
車のエンジンの自動制御用として、またストーブなどの
暖房器などの各種根々なシステムに対応する自動制御用
として利用されている。

従来のマイクロコンピュータの一例のブロック図を第３
図に示す、第３図に示され゛るように、この従来例は、
ＣＰＵ１３からのアドレスバス／データバス１０２に対
して、ＲＡ　Ｍ　（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅ
■ｏｒｙ）１４　、ペリフェラルまたは外部入出力機構
を含むＩｌｏ　１５およびＲＯＭ　（Ｒｅａｄ　０ｎｌ
ｙ　Ｍｅｍｏｒｙ）１６がそれぞれ接続される形で構成
されている。

また、第４図に示されるのは、上述したマイクロコンピ
ュータにおけるＲＡＭの１ビツトの構成を示し、メモリ
セル１７と、メモリセル１７を選択するためのアドレス
線１０３が対応しておグ、このアドレス線１０３に対し
ては、一つのメモリセル１７が１対１の関係にて対応す
る構成となっている。

このような従来のマイクロコンピュータのＲＡＭ１４の
データの読出し／書込みの動作は、複数のアドレス線が
選択・活性化され、前記活性化されたアドレス線１０３
に対応するメモリセル１７にデータの読出し、または書
込みが行われる。

〔発明が解決しようとする課題〕

上述した従来のマイクロコンピュータにおいては、一つ
のアドレスに対して、一つのメモリセルのみが対応して
いるに過ぎないため、一つのアドレスに保持されるデー
タは、唯一つ対応するメモリセルにのみに保持されてい
る。従って、電源線、接地線およびアドレス線に発生す
る雑音等により、前記メモリセルに記憶されているデー
タが変化したりすると、正しいデータを再生することが
できなくなるという問題点があり、また、メモリセルが
物理的に破壊されると、その破壊されたメモリセルに対
応するアドレスには、データを保持することができない
という問題点がある。

従って、これらの問題点に起因して、マイクロコンピュ
ータに誤動作が発生し、その信頼性を劣化させるという
欠点がある。

〔課題を解決するための手段〕

本発明のマイクロコンピュータは、複数のアドレスを形
成する個々のアドレスに対応して、それぞれ個別に設け
られる少なくとも３個以上のメモリセルと、当該メモリ
セルから出力されるデータに対応して、多数決判定によ
り出力データを決定して出力する多数決判定手段と、を
含むＲＯＭを備えて構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例におけるＲＡＭの１ビツトの
構成を示すブロック図である。

第１図に示されるように、本実施例におけるＲＡＭは、
メモリセル１．２および３と、メモリセル１．２および
３から入力されるデータの多数決をとって出力する多数
決判定回路４とを備えて構成される。

この多数決判定回路の機能としては、例えば、３個のメ
モリセルから出力されるデータの内、２個以上が“１”
レベルである場合には“１′″を出力し、また２個以上
が“０”レベルである場合には“０″を出力する。一般
に、メモリセルの個数がＮ個の場合には、（Ｎ＋１＞／
、２個以上のメモリセルにおいて保持されているデータ
が出力される。

第１図において、マイクロコンピュータのＲＡＭの１ビ
ツトの書込み動作は、先ず入力端子５１に対応して入力
データを用意する０次に、アドレス線１０１を活性化し
、メモリセル１．２および３に対する書込み動作を設定
して、メモリセル１．２およ”び３に同一の入力データ
を同時に書込む、この時点においては、メモリセル１．
２および３には同一のデータが保持されていることにな
る。また、読出し動作については、アドレス線１０１を
活性化し、メモリセル１．２および３に対する読出し動
作を設定して、メモリセル１．２および３からデータが
読出される。読出されたデータは多数決判定回路４に入
力されて、メモリセル１．２および３から読出されたデ
ータが比較され、上述のような多数決による判定により
出力データが決定されて出力端子５３を介して出力され
る。

このような動作により、データの書込み終了後に、成る
一つのメモリセルのデータが雑音等により入力データと
異なる値に変化しても、残りの二つのデータとの多数決
により入力データの値を復現することが可能であり、多
数決判定回路４よりデータを出力することができる。

次に、本発明の第２の実施例について説明する。第２図
は第２の実施例におけるＲＡＭの１ビツトの構成を示す
ブロック図である。第２図に示されるように、本実施例
におけるＲＡＭは、メモリセル５．６および７と、多数
決判定回路８と、マイクロコンピュータの命令により、
メモリセル５．６および７を同一のアドレスに割当てる
か、またはそれぞれ異なるアドレスに割当てるかを選択
するアドレス設定選択回路９および１０と、同じくマイ
クロコンピュータの命令により、アドレス設定選択回路
９および１０における選択切替えに同期して入力データ
を切替える入力切替回路９およびｌＯと、を備えて構成
される。

第２図において、メモリセル５．６および７を同一のア
ドレスに割当てた場合の書込み／読出し動作については
、前述の第１の実施例の場合と全く同様である。第１の
実施例においては、３個のメモリセルを同一アドレス上
に割当て、それぞれのメモリセルの多数決判定をとって
出力データを決定したが、このような仕方に限定される
ことなく、メモリセル５．６および７は、マイクロコン
ピュータのプログラム命令により、アドレス設定選択回
路９および１０と入力切替回路１１および１２とによる
切替設定により、それぞれ個別のアドレスに割当てられ
、通常のＲＡＭとして使用される。

従って、電源および信号線が安定している場合において
、多数決判定回路を使用する必要のない時には、メモリ
セル５．６および７を別々のＲＡＭとして使用すること
ができるので、より一層メモリセルの使用効率を向上さ
せることができる。

〔発明の効果〕

以上説明したように、本発明は、複数のアドレスと、当
該複数のアドレスのそれぞれに対応するメモリセルとを
有するマイクロコンピュータのＲＡＭにおいて、前記複
数のアドレスを形成する個々のアドレスに対応して、少
なくとも３個のメモリセルと、当該メモリセルから出力
されるデータに対する多数決判定手段とを備えることに
より、一つのメモリセルに保持されているデータが、電
源線および信号線において発生する雑音等により変化す
る場合においても、また、一つのメモリセルが物理的な
破壊によりデータの保持が不能となる場合においても、
残りの二つ以上のメモリセルからのデータ間の多数決判
定により、正しいデータを再生出力することが可能とな
り、マイクロコンピュータの誤動作を排除して、その信
頼性を向上させることができるという効果がある。

【図面の簡単な説明】

第１図および第２図は、それぞれ本発明の第１および第
２の実施例におけるＲＡＭの構成図、第３図は従来のマ
イクロコンピュータの構成図、第４図は従来のマイクロ
コンピュータにおけるＲＡＭの構成図である。 図において、１，２，３，５，６，７．１７・・・・・
・メモリセル、４，８・・・・・・多数決判定回路、９
，１０・・・・・・アドレス設定選択回路、１１．１２
・・・・・・入力切替回路、１３・−・・・−ＣＰＵ、
１４・・・・・・ＲＡＭ、１５・・・・・・Ｉｌｏ、１
６・・・・・・ＲＯＭ。

Claims (1)

1. 【特許請求の範囲】 複数のアドレスを形成する個々のアドレスに対応して、
   それぞれ個別に設けられる少なくとも３個以上のメモリ
   セルと、 当該メモリセルから出力されるデータに対応して、多数
   決判定により出力データを決定して出力する多数決判定
   手段と、 を含むＲＯＭを備えることを特徴とするマイクロコンピ
   ュータ。