JP2005332506A

JP2005332506A - メモリテスト装置

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Publication number: JP2005332506A
Application number: JP2004151025A
Authority: JP
Inventors: Yoshinori Hashimoto; 芳徳橋本; Yasushi Mizushima; 靖水嶋; Yoshitaka Seki; 喜隆関; Yoshiyuki Yomo; 嘉行四方
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-05-20
Filing date: 2004-05-20
Publication date: 2005-12-02

Abstract

【課題】簡易な構成で複数のメモリ素子をテストすることのできるメモリテスト装置を提供する。
【解決手段】本発明のメモリテスト装置は、複数のメモリ素子をテストするためのメモリテスト装置であって、複数のメモリ素子を互いに関連付けることにより、複数のメモリ素子を一つのメモリグループに設定する設定部と、メモリグループへアクセスするためのアドレス信号を生成するアドレス生成部と、メモリグループへデータを書き込むためのデータ信号を生成するデータ生成部と、メモリグループに書き込まれたデータを読み出すための読み出し部と、データ生成部が生成したデータと読み出し部が読み出したデータとが一致しているか否かを判定する判定部とを備え、設定部は、アドレス信号およびデータ信号のうちの少なくとも一方を受け取り、複数のメモリ素子のうちの受け取った信号に対応するメモリ素子へ受け取った信号を出力する。
【選択図】図１

Description

本発明は、メモリ素子のテストを行うメモリテスト装置に関し、より具体的には、複数のメモリ素子のテストを行うメモリテスト装置に関する。

メモリ素子を製造した際、あるいはメモリ素子を回路基板に実装する際には、そのメモリ素子が正しくデータの読み書きのできるメモリ素子か否かのテストが行われる。図１１は、このようなテストをメモリ素子に行うためのメモリテスト装置の一例を示す。図１１に示すメモリテスト装置１０００は、メモリ素子１１００のテストを行う。メモリ素子は例えばＳＲＡＭである。

メモリテスト装置１０００は、アドレス生成部１００１と、データ生成部１００２と、判定部１００３と、アドレスバス１００４と、データバス１００５および１００６とを備える。アドレス生成部１００１は、メモリ素子１１００にアクセスするためのアドレス信号およびコントロール信号を生成する。データ生成部１００２は、メモリ素子１１００にデータを書き込むためのデータ信号を生成する。判定部１００３は、データ生成部１００２で生成されたデータを記憶しておき、データ生成部１００２で生成されたデータとメモリ素子１１００から出力されたデータとが一致するか否かを判定し、その判定結果を示す判定信号１００３ａを出力する。

図１１に示すメモリテスト装置１０００は、メモリ素子１１００を一つずつテストするが、複数のメモリ素子のテストを効率良く実行するメモリテスト装置も提案されている（特許文献１を参照）。
特開２０００−３３９２２９号公報

上述したように、図１１に示すメモリテスト装置１０００は、メモリ素子１１００を一つずつテストする。そのため、複数のメモリ素子をテストしなければならない場合、時間をかけて一つずつ個別にテストしていくか、複数のメモリテスト装置１０００を用意する必要がある。このため、時間、回路規模およびコストが増大するという問題点がある。

特許文献１に開示される例では、複数のメモリ素子のそれぞれに対となるテスト制御回路（アクセス制御回路）を設置しており、メモリ素子数だけテスト制御回路が必要となる。このため、回路規模およびコストが増大するという問題点がある。複数のメモリ素子を並列処理する場合は、回路規模およびコストが増大し、また、アドレスサイズが異なるメモリ素子を組み合わせてテストを行う場合には、メモリテスト装置やテストパターンが複雑化してしまうという問題がある。

本発明は、簡易な構成で複数のメモリ素子をテストすることのできるメモリテスト装置を提供することを目的とする。

本発明のメモリテスト装置は、複数のメモリ素子をテストするためのメモリテスト装置であって、上記複数のメモリ素子を互いに関連付けることにより、上記複数のメモリ素子を一つのメモリグループに設定する設定部と、上記メモリグループへアクセスするためのアドレス信号を生成するアドレス生成部と、上記メモリグループへデータを書き込むためのデータ信号を生成するデータ生成部と、上記メモリグループに書き込まれたデータを読み出すための読み出し部と、上記データ生成部が生成したデータと上記読み出し部が読み出したデータとが一致しているか否かを判定する判定部とを備え、上記設定部は、上記アドレス信号および上記データ信号のうちの少なくとも一方を受け取り、上記複数のメモリ素子のうちの上記受け取った信号に対応するメモリ素子へ上記受け取った信号を出力し、そのことにより上記目的が達成される。

上記設定部は、上記複数のメモリ素子のそれぞれのアドレスを互いに関連付けてもよい。

上記設定部は、上記複数のメモリ素子の間で連続したアドレスを上記複数のメモリ素子に設定してもよい。

上記設定部は、上記複数のメモリ素子のそれぞれのビット幅を互いに関連付けてもよい。

上記設定部は、上記複数のメモリ素子の間で連続したビット幅を上記複数のメモリ素子に設定してもよい。

上記設定部は、上記複数のメモリ素子のそれぞれのアドレスを互いに関連付けるとともに、上記複数のメモリ素子のそれぞれのビット幅を互いに関連付けてもよい。

上記設定部は、上記複数のメモリ素子の間で連続したアドレスを上記複数のメモリ素子に設定するとともに、上記複数のメモリ素子の間で連続したビット幅を上記複数のメモリ素子に設定してもよい。

本発明によれば、複数のメモリ素子を互いに関連付けることにより複数のメモリ素子を一つのメモリグループ（すなわち、仮想的な１個のメモリ素子）に設定する。また、設定部は、アドレス信号およびデータ信号のうちの少なくとも一方を受け取り、複数のメモリ素子のうちの受け取った信号に対応するメモリ素子へ、受け取った信号を出力する。１個の仮想メモリ素子をテストするだけで全てのメモリ素子のテストが完了するので、テスト時間を短縮させることができる。

また、設定部が複数のメモリ素子を仮想的な１個のメモリ素子に設定することにより、アドレス生成部、データ生成部、読み出し部および判定部をそれぞれ一つずつ用意するだけでよい。このため、複数のメモリ素子の数だけメモリテスト装置（メモリテスト回路）を用意する必要が無いので、回路規模およびコストを低減することができる。

また、本発明の一つの実施形態によれば、設定部は、複数のメモリ素子の間で連続したアドレスおよび／または連続したビット幅を複数のメモリ素子に設定する。これにより、ビット幅あるいはアドレスサイズが互いに異なる複数のメモリ素子を組み合わせた場合でも、複数のメモリ素子を仮想的な１個のメモリ素子に設定することができるので、容易にテストを行うことができる。

（実施の形態１）
図１は、本発明の実施の形態１におけるメモリテスト装置１００を示す。メモリテスト装置１００は複数のメモリ素子のテストを行う。説明を簡単にする為、本実施の形態では、２個のメモリ素子１１１、１１２のテストを行う場合について説明するが、テストを行うメモリ素子の個数が３個以上でもテスト可能である。メモリ素子１１１、１１２は例えばＳＲＡＭであるが、本発明はＳＲＡＭのテストに限定されず、他の種類のメモリ素子（例えばＤＲＡＭ）でもテスト可能である。

メモリテスト装置１００は、アドレス生成部１０１と、データ生成部１０２と、判定部１０３と、読み出し部１０６と、設定部１０８と、アドレスバス１０４と、データバス１０５および１０７とを備える。

設定部１０８は、複数のメモリ素子１１１、１１２を互いに関連付けることにより、複数のメモリ素子１１１、１１２を一つのメモリグループ（すなわち１個の仮想的なメモリ素子１１３）に設定する。アドレス生成部１０１は、仮想的なメモリ素子１１３にアクセスするためのアドレス信号およびコントロール信号を生成する。データ生成部１０２は、仮想的なメモリ素子１１３にデータを書き込むためのデータ信号を生成する。読み出し部１０６は、仮想的なメモリ素子１１３に書き込まれたデータを読み出して判定部１０３に出力する。判定部１０３は、データ生成部１０２で生成されたデータを記憶しておき、データ生成部１０２で生成されたデータと、読み出し部１０６が読み出したデータとが一致するか否かを判定し、その判定結果を示す判定信号１０３ａを出力する。

本実施の形態の設定部１０８は、アドレスレコーダ回路１０９を備える。アドレスレコーダ回路１０９は、複数のメモリ素子１１１、１１２のそれぞれのアドレスを互いに関連付ける。例えば、複数のメモリ素子１１１、１１２の間で連続したアドレスを複数のメモリ素子１１１、１１２に設定する。ただし、複数のメモリ素子１１１、１１２のそれぞれのアドレスを互いに関連付けることができればよく、メモリ素子１１１、１１２の間でアドレスを必ずしも連続させることに限定されない。アドレスレコーダ回路１０９は、アドレス信号およびコントロール信号を受け取り、複数のメモリ素子１１１、１１２のうちの受け取った信号に対応するメモリ素子へ受け取った信号を出力する。

図２〜図４を参照して、一つの仮想的なメモリ素子１１３の設定方法について説明する。複数のメモリ素子１１１、１１２を一つの仮想的なメモリ素子１１３にするためには、お互いのアドレスやデータバスをテスト時に変更する必要がある。本実施の形態ではアドレスを変更する。

例えば、図２に示すように、メモリ素子１１１がサイズ２５６Ｘ８ｂｉｔのＳＲＡＭであり、メモリ素子１１２もサイズ２５６Ｘ８ｂｉｔのＳＲＡＭである場合、図３に示すように、メモリ素子１１１とメモリ素子１１２とを合わせた仮想的なメモリ素子１１３の大きさは、５１２Ｘ８ｂｉｔになる。アドレスデコーダ回路１０９が、５１２Ｘ８ｂｉｔのＳＲＡＭの下位アドレス（１〜２５６）、上位アドレス（２５７〜５１２）をそれぞれメモリ素子１１１とメモリ素子１１２に割り当てることにより、メモリ素子１１１とメモリ素子１１２を１つのＳＲＡＭ（すなわち一つの仮想的なメモリ素子１１３）としてテストすることが可能になる。この場合、アドレス生成部１０１、データ生成部１０２、判定部１０３、読み出し部１０６としては、５１２Ｘ８ｂｉｔのＳＲＡＭのテスト用の回路素子をそれぞれ用意すればよい。

図４は、メモリ素子１１１とメモリ素子１１２との間で連続したアドレスが割り当てられている様子を示している。説明を簡単にする為、図４ではメモリ素子１１１、１１２がＤＲＡＭである場合を示している。横のラインはワード線１２２、縦のラインはビット線１２１である。ワード線とビット線との交差位置には、メモリセルがそれぞれ設けられている。設定部１０８は、メモリ素子１１１、１１２の間で連続したアドレスをメモリ素子１１１、１１２に設定する。図４の例では、メモリ素子１１１には下位アドレス（１〜２５６）が、メモリ素子１１２には上位アドレス（２５７〜５１２）がそれぞれ割り当てられる。この場合、アドレス生成部１０１、データ生成部１０２、判定部１０３、読み出し部１０６としては、５１２Ｘ８ｂｉｔのＤＲＡＭのテスト用の回路素子をそれぞれ用意すればよい。

このように、複数のメモリ素子を互いに関連付けることにより複数のメモリ素子を一つのメモリグループ（すなわち、仮想的な１個のメモリ素子）に設定する。１個の仮想メモリ素子をテストするだけで全てのメモリ素子のテストが完了するので、テスト時間を短縮させることができる。

また、複数のメモリ素子を仮想的な１個のメモリ素子に設定することにより、アドレス生成部、データ生成部、判定部および読み出し部をそれぞれ一つずつ用意するだけでよい。設定部１０８および読み出し部１０６もそれぞれ一つずつ用意するだけでよい。このため、複数のメモリ素子の数だけメモリテスト装置を用意する必要が無いので、回路規模およびコストを低減することができる。

（実施の形態２）
図５は、本発明の実施の形態２におけるメモリテスト装置２００を示す。メモリテスト装置２００は複数のメモリ素子のテストを行う。図１に示すメモリテスト装置１００の構成要素と同様の機能を果たす構成要素には同じ参照符号を付し、その説明を省略する。説明を簡単にする為、本実施の形態では、２個のメモリ素子１１１、１１２のテストを行う場合について説明するが、テストを行うメモリ素子の個数が３個以上でもテスト可能である。メモリ素子１１１、１１２は例えばＳＲＡＭであるが、本発明はＳＲＡＭのテストに限定されず、他の種類のメモリ素子（例えばＤＲＡＭ）でもテスト可能である。

メモリテスト装置２００は、アドレス生成部１０１と、データ生成部１０２と、判定部１０３と、読み出し部１０６ａと、設定部１０８ａと、アドレスバス１０４と、データバス１０５および１０７とを備える。

設定部１０８ａは、複数のメモリ素子１１１、１１２を互いに関連付けることにより、複数のメモリ素子１１１、１１２を一つのメモリグループ（すなわち１個の仮想的なメモリ素子１１３）に設定する。

本実施の形態の設定部１０８ａは、図１に示すアドレスレコーダ回路１０９の代わりに入力データセレクタ回路１１０を備える。入力データセレクタ回路１１０は、複数のメモリ素子１１１、１１２のそれぞれのビット幅を互いに関連付ける。例えば、複数のメモリ素子１１１、１１２の間で連続したビット幅を複数のメモリ素子１１１、１１２に設定する。ただし、複数のメモリ素子１１１、１１２のそれぞれのビット幅を互いに関連付けることができればよく、メモリ素子１１１、１１２の間でビット幅を必ずしも連続させることに限定されない。入力データセレクタ回路１１０はデータ信号を受け取り、複数のメモリ素子１１１、１１２のうちの受け取った信号に対応するメモリ素子へ受け取った信号を出力する。また、実施の形態２の読み出し部１０６ａは、読み出し部１０６の機能に加えて、複数のメモリ素子１１１、１１２のそれぞれのビット幅を互いに関連付けることに対応したデータ出力セレクタとしての機能を有し、複数のメモリ素子間のビット幅の割り当てに応じて読み出しデータを選択して出力する。

図６および図７を参照して、一つの仮想的なメモリ素子１１３の設定方法について説明する。本実施の形態ではビット幅を変更する。

例えば、図２に示したように、メモリ素子１１１がサイズ２５６Ｘ８ｂｉｔのＳＲＡＭであり、メモリ素子１１２もサイズ２５６Ｘ８ｂｉｔのＳＲＡＭである場合、本実施の形態では、図６に示すように、メモリ素子１１１とメモリ素子１１２とを合わせた仮想的なメモリ素子１１３の大きさは、２５６Ｘ１６ｂｉｔになる。入力データセレクタ回路１１０が、２５６Ｘ１６ｂｉｔのＳＲＡＭの下位ビット幅（１〜８）、上位ビット幅（９〜１６）をそれぞれメモリ素子１１１とメモリ素子１１２に割り当てることにより、メモリ素子１１１とメモリ素子１１２を１つのＳＲＡＭ（すなわち一つの仮想的なメモリ素子１１３）としてテストすることが可能になる。この場合、アドレス生成部１０１、データ生成部１０２、判定部１０３としては、２５６Ｘ１６ｂｉｔのＳＲＡＭのテスト用の回路素子をそれぞれ用意すればよい。

図７は、メモリ素子１１１とメモリ素子１１２との間で連続したビット幅が割り当てられている様子を示している。説明を簡単にする為、図７ではメモリ素子１１１、１１２がＤＲＡＭである場合を示している。横のラインはワード線１２２、縦のラインはビット線１２１である。ワード線とビット線との交差位置には、メモリセルがそれぞれ設けられている。設定部１０８ａは、メモリ素子１１１、１１２の間で連続したビット幅をメモリ素子１１１、１１２に設定する。図７の例では、メモリ素子１１１には下位ビット幅（１〜８）が、メモリ素子１１２には上位ビット幅（９〜１６）がそれぞれ割り当てられる。この場合、アドレス生成部１０１、データ生成部１０２、判定部１０３としては、２５６Ｘ１６ｂｉｔのＤＲＡＭのテスト用の回路素子をそれぞれ用意すればよい。

また、複数のメモリ素子を仮想的な１個のメモリ素子に設定することにより、アドレス生成部、データ生成部および判定部をそれぞれ一つずつ用意するだけでよい。設定部１０８ａおよび読み出し部１０６ａもそれぞれ一つずつ用意するだけでよい。このため、複数のメモリ素子の数だけメモリテスト装置を用意する必要が無いので、回路規模およびコストを低減することができる。

（実施の形態３）
図８は、本発明の実施の形態３におけるメモリテスト装置３００を示す。メモリテスト装置３００は複数のメモリ素子のテストを行う。図５に示すメモリテスト装置２００の構成要素と同様の機能を果たす構成要素には同じ参照符号を付し、その説明を省略する。

メモリテスト装置３００は、アドレス生成部１０１と、データ生成部１０２と、判定部１０３と、読み出し部１０６ａと、設定部１０８ｂと、アドレスバス１０４と、データバス１０５および１０７とを備える。

設定部１０８ｂは、複数のメモリ素子１１１、１１２を互いに関連付けることにより、複数のメモリ素子１１１、１１２を一つのメモリグループ（すなわち１個の仮想的なメモリ素子１１６）に設定する。

本実施の形態の設定部１０８ｂは、図１に示すアドレスレコーダ回路１０９と図５に示す入力データセレクタ回路１１０との両方を備える。このため、メモリテスト装置３００は、実施の形態１および２で説明したメモリテスト装置１００および２００の両方の機能を有する。本実施の形態では、アドレスとビット幅のどちらを関連付けるか、あるいはアドレスとビット幅の両方を関連付けるかを、複数のメモリ素子の種類に応じて変更することができる。アドレスレコーダ回路１０９によって、複数のメモリ素子１１１、１１２のそれぞれのアドレスを互いに関連付けることができる。例えば、複数のメモリ素子１１１、１１２の間で連続したアドレスを複数のメモリ素子１１１、１１２に設定する。あるいは、入力データセレクタ回路１１０によって、複数のメモリ素子１１１、１１２のそれぞれのビット幅を互いに関連付けることができる。例えば、複数のメモリ素子１１１、１１２の間で連続したビット幅を複数のメモリ素子１１１、１１２に設定する。ただし、複数のメモリ素子のそれぞれのアドレスおよび／またはビット幅を互いに関連付けることができればよく、複数のメモリ素子の間でアドレスおよび／またはビット幅を必ずしも連続させることに限定されない。

図９は、設定部１０８ｂが、４個のメモリ素子１１１、１１２、１１４、１１５のそれぞれのアドレスを互いに関連付けるとともに、これら複数のメモリ素子のそれぞれのビット幅を互いに関連付けることにより、一つの仮想的なメモリ素子１１６を設定した場合について説明する。本発明ではテストを行うメモリ素子の個数は任意である。メモリ素子１１１、１１２、１１４、１１５は例えばＳＲＡＭであるが、本発明はＳＲＡＭのテストに限定されず、他の種類のメモリ素子（例えばＤＲＡＭ）でもテスト可能である。

例えば、メモリ素子１１１、１１２、１１４、１１５のそれぞれがサイズ２５６Ｘ８ｂｉｔのＳＲＡＭである場合、本実施の形態では、図９に示すように、メモリ素子１１１、１１２、１１４、１１５を合わせた仮想的なメモリ素子１１６の大きさは、５１２Ｘ１６ｂｉｔになる。
アドレスデコーダ回路１０９は、５１２Ｘ１６ｂｉｔのＳＲＡＭの下位アドレス（１〜２５６）、上位アドレス（２５７〜５１２）をそれぞれメモリ素子１１１、１１２、１１４、１１５に割り当てる。また、入力データセレクタ回路１１０は、５１２Ｘ１６ｂｉｔのＳＲＡＭの下位ビット幅（１〜８）、上位ビット幅（９〜１６）をそれぞれメモリ素子１１１、１１２、１１４、１１５に割り当てる。このことにより、メモリ素子１１１、１１２、１１４、１１５を１つのＳＲＡＭ（すなわち一つの仮想的なメモリ素子１１６）としてテストすることが可能になる。この場合、アドレス生成部１０１、データ生成部１０２、判定部１０３としては、５１２Ｘ１６ｂｉｔのＳＲＡＭのテスト用の回路素子をそれぞれ用意すればよい。

図１０は、メモリ素子１１１、１１２、１１４、１１５のそれぞれの間で連続したアドレスおよびビット幅が割り当てられている様子を示している。説明を簡単にする為、図１０ではメモリ素子１１１、１１２、１１４、１１５がＤＲＡＭである場合を示している。横のラインはワード線１２２、縦のラインはビット線１２１である。ワード線とビット線との交差位置には、メモリセルがそれぞれ設けられている。設定部１０８ｂは、メモリ素子１１１、１１２、１１４、１１５の間で連続したアドレスおよびビット幅をメモリ素子１１１、１１２、１１４、１１５に設定する。図１０の例では、メモリ素子１１１には下位アドレス（１〜２５６）および下位ビット幅（１〜８）が割り当てられる。メモリ素子１１２には下位アドレス（１〜２５６）および上位ビット幅（９〜１６）が割り当てられる。メモリ素子１１４には上位アドレス（２５７〜５１２）および下位ビット幅（１〜８）が割り当てられる。メモリ素子１１５には上位アドレス（２５７〜５１２）および上位ビット幅（９〜１６）が割り当てられる。この場合、アドレス生成部１０１、データ生成部１０２、判定部１０３としては、５１２Ｘ１６ｂｉｔのＤＲＡＭのテスト用の回路素子をそれぞれ用意すればよい。

上記の説明では、メモリ素子１１１、１１２、１１４、１１５のサイズはそれぞれ同じであったが、互いに異なっていてもテスト可能である。これは、複数のメモリ素子の間で連続したアドレスおよび／または連続したビット幅を複数のメモリ素子に設定するからである。ビット幅あるいはアドレスサイズが互いに異なる複数のメモリ素子を組み合わせた場合でも、複数のメモリ素子を仮想的な１個のメモリ素子に設定することができるので、容易にテストを行うことができる。

また、複数のメモリ素子を仮想的な１個のメモリ素子に設定することにより、アドレス生成部、データ生成部および判定部をそれぞれ一つずつ用意するだけでよい。設定部１０８ｂおよび読み出し部１０６ａもそれぞれ一つずつ用意するだけでよい。このため、複数のメモリ素子の数だけメモリテスト装置を用意する必要が無いので、回路規模およびコストを低減することができる。

以上説明したように、複数のメモリ素子を仮想的な１個のメモリ素子に設定することにより、複数のメモリ素子のテストの実行において、テスト時間、回路規模およびコストを大幅に低減することができる。このように、本発明は、複数のメモリ素子のテストを行う装置として特に有用である。

本発明の実施の形態１におけるメモリテスト装置を示す図本発明の実施の形態１における複数のメモリ素子を示す図本発明の実施の形態１における仮想的なメモリ素子を示す図本発明の実施の形態１における仮想的なメモリ素子を示す図本発明の実施の形態２におけるメモリテスト装置を示す図本発明の実施の形態２における仮想的なメモリ素子を示す図本発明の実施の形態２における仮想的なメモリ素子を示す図本発明の実施の形態３におけるメモリテスト装置を示す図本発明の実施の形態３における仮想的なメモリ素子を示す図本発明の実施の形態３における仮想的なメモリ素子を示す図メモリ素子を一つずつテストするメモリテスト装置を示す図

符号の説明

１００メモリテスト装置
１０１アドレス生成部
１０２データ生成部
１０３判定部
１０４アドレスバス
１０５、１０７データバス
１０６読み出し部
１０８設定部
１０９アドレスデコーダ回路
１１１、１１２メモリ素子
１１３仮想的なメモリ素子

Claims

複数のメモリ素子をテストするためのメモリテスト装置であって、
前記複数のメモリ素子を互いに関連付けることにより、前記複数のメモリ素子を一つのメモリグループに設定する設定部と、
前記メモリグループへアクセスするためのアドレス信号を生成するアドレス生成部と、
前記メモリグループへデータを書き込むためのデータ信号を生成するデータ生成部と、
前記メモリグループに書き込まれたデータを読み出すための読み出し部と、
前記データ生成部が生成したデータと前記読み出し部が読み出したデータとが一致しているか否かを判定する判定部と、
を備え、
前記設定部は、前記アドレス信号および前記データ信号のうちの少なくとも一方を受け取り、前記複数のメモリ素子のうちの前記受け取った信号に対応するメモリ素子へ前記受け取った信号を出力する、メモリテスト装置。
前記設定部は、前記複数のメモリ素子のそれぞれのアドレスを互いに関連付ける、請求項１に記載のメモリテスト装置。
前記設定部は、前記複数のメモリ素子の間で連続したアドレスを前記複数のメモリ素子に設定する、請求項２に記載のメモリテスト装置。
前記設定部は、前記複数のメモリ素子のそれぞれのビット幅を互いに関連付ける、請求項１に記載のメモリテスト装置。
前記設定部は、前記複数のメモリ素子の間で連続したビット幅を前記複数のメモリ素子に設定する、請求項４に記載のメモリテスト装置。
前記設定部は、前記複数のメモリ素子のそれぞれのアドレスを互いに関連付けるとともに、前記複数のメモリ素子のそれぞれのビット幅を互いに関連付ける、請求項１に記載のメモリテスト装置。
前記設定部は、前記複数のメモリ素子の間で連続したアドレスを前記複数のメモリ素子に設定するとともに、前記複数のメモリ素子の間で連続したビット幅を前記複数のメモリ素子に設定する、請求項６に記載のメモリテスト装置。