JPH10172297A - 半導体記憶装置及び半導体記憶装置の試験方法 - Google Patents

Abstract

(57)【要約】 【課題】通常セルと冗長セルとの間のセル干渉試験を、
容易にかつ外部端子を増加させることなく行い得る半導
体記憶装置を提供する。 【解決手段】多数の通常セルを備えた通常セルアレイ４
と、通常セルアレイ４内の不良セルの動作を置換するた
めの複数の冗長セルを備えた冗長セルアレイ５とが備え
られ、外部から入力されるアドレス信号ＡＤ及び制御信
号・バーＯＥに基づいて、通常セル若しくは冗長セルが
選択されてセル情報の書き込み動作及び読み出し動作が
行われる。デコーダ２は、テストモード信号ＴＭと、ア
ドレス拡張用のアドレス信号Ａｘとの入力に基づいて、
通常セルアレイ４と、冗長セルアレイ５とを一連のアド
レス空間とする。アドレス拡張回路８は、テストモード
信号ＴＭに基づいて、制御信号・バーＯＥが入力される
外部端子Ｔexに入力される信号をアドレス拡張用のアド
レス信号Ａｘとして前記デコーダ２に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
のデータ書き込み及び読み出し回路に関するものであ
る。

【０００２】近年、半導体記憶装置はますます高集積化
及び大容量化が進んでいる。このため、微細化された記
憶セルに不良が発生する確率が高くなる傾向にあり、こ
の不良セルを救済するためにセルアレイに隣接して複数
の冗長セルを備えた冗長セルアレイが設けられる。ま
た、不良セルが発生すると、その周囲の正常な記憶セル
に悪影響を及ぼすことがあるため、記憶セル間の干渉試
験が行なわれている。そして、動作試験により不良品を
確実に除去するために、干渉試験を確実に行うことが必
要となっている。

【０００３】

【従来の技術】メモリセルアレイに多数の記憶セルが形
成されるＤＲＡＭでは、通常の記憶セルが多数形成され
る通常セルアレイと、複数の冗長セルが形成される冗長
セルアレイとから構成される。

【０００４】動作試験により通常セルアレイ内に不良セ
ルが発見された場合には、その不良セルに対応するアド
レスがヒューズの切断等の操作により冗長アドレス判定
回路に設定される。

【０００５】そして、当該不良セルを選択するアドレス
が入力されると、冗長アドレス判定回路の動作により、
当該不良セルへのアクセスに代えて冗長セルが選択さ
れ、選択された冗長セルに対しセル情報の書き込み動作
あるいは読み出し動作が行なわれる。

【０００６】動作試験時には、通常セルアレイ内の全通
常セル及び冗長セルアレイ内の全冗長セルが正常に動作
するか否かのセル単独試験と、通常セル及び冗長セルと
その周囲のセルとの干渉の有無をチェックするセル干渉
試験とが行なわれる。

【０００７】セル単独試験を行う場合には、例えば全通
常セルに同一のセル情報を書き込み、次いで各通常セル
からセル情報を読み出すことにより、各通常セルが正常
に動作しているか否かが判定される。

【０００８】冗長セルのセル単独試験を行う場合には、
冗長アドレス判定回路に強制冗長信号を入力して、全冗
長セルにアクセス可能とした状態で、各冗長セルに書き
込み及び読み出し動作を行い、各冗長セルが正常に動作
しているか否かが判定される。

【０００９】セル干渉試験を行う場合には、例えば全通
常セルに同一のセル情報を書き込んだ状態で、特定の通
常セルを選択してセル情報を反転させ、次いでその特定
の通常セルの周囲の通常セルのセル情報が正常に維持さ
ているか否かが判定される。そして、周囲の通常セルの
セル情報が破壊されていれば、当該特定の通常セルは不
良セルとして判定されてそのアクセスが冗長セルに切り
換えられる。

【００１０】冗長セルのセル干渉試験を行う場合には、
冗長アドレス判定回路に強制冗長信号を入力して、全冗
長セルにアクセス可能とした状態で、同様にセル干渉試
験を行うか、あるいは通常セルの一部へのアクセスをそ
れぞれ隣接する複数の冗長セルに切り換え、その冗長セ
ル間のセル干渉試験を行っている。

【００１１】

【発明が解決しようとする課題】ところが、上記のよう
なセル干渉試験では隣接する通常セルと冗長セルとの間
のセル干渉をチェックすることができない。従って、通
常セルと冗長セルとの間でセル干渉が生じていても、不
良セルを検出することができず、使用時に動作不良が発
生するという問題点がある。

【００１２】この発明の目的は、通常セルと冗長セルと
の間のセル干渉試験を、容易にかつ外部端子を増加させ
ることなく行い得る半導体記憶装置を提供することにあ
る。

【００１３】

【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、多数の通常セルを備えた通常セ
ルアレイ４と、前記通常セルアレイ４内の不良セルの動
作を置換するための複数の冗長セルを備えた冗長セルア
レイ５とが備えられ、外部から入力されるアドレス信号
ＡＤ及び制御信号・バーＯＥに基づいて、前記通常セル
若しくは冗長セルが選択されてセル情報の書き込み動作
及び読み出し動作が行われる。デコーダ２は、テストモ
ード信号ＴＭと、アドレス拡張用のアドレス信号Ａｘと
の入力に基づいて、前記通常セルアレイ４と、前記冗長
セルアレイ５とを一連のアドレス空間とする。アドレス
拡張回路８は、前記テストモード信号ＴＭに基づいて、
前記制御信号・バーＯＥが入力される外部端子Ｔexに入
力される信号を前記アドレス拡張用のアドレス信号Ａｘ
として前記デコーダ２に出力する。

【００１４】請求項２では、前記アドレス拡張回路は、
ＮＡＮＤ回路及びＮＯＲ回路の一方の入力端子に前記テ
ストモード信号が入力され、前記ＮＡＮＤ回路及びＮＯ
Ｒ回路の他方の入力端子が前記外部端子に接続され、前
記ＮＯＲ回路から前記制御信号が出力され、前記ＮＡＮ
Ｄ回路からアドレス拡張用のアドレス信号が出力され
る。

【００１５】請求項３では、テストモード信号の入力に
基づいて、アドレス信号をシフトしてデコーダに入力す
ることにより、冗長セルアレイと通常セルアレイの一部
とが一連のアドレス空間とされ、前記冗長セルアレイ及
び通常セルアレイ内の冗長セル及び通常セルが順次選択
されてセル干渉試験が行われる。

【００１６】（作用）請求項１では、アドレス拡張回路
に、テストモード信号が入力されると、制御信号が入力
される外部端子に入力される信号がアドレス拡張用のア
ドレス信号としてデコーダに入力される。テストモード
信号と、アドレス拡張用のアドレス信号とがデコーダに
入力されると、通常セルアレイと、冗長セルアレイとが
一連のアドレス空間となる。一連のアドレス空間内で
は、通常セルと冗長セルのセル干渉試験が確実に行なわ
れる。

【００１７】請求項２では、テストモード信号がＬレベ
ルとなると、外部端子に入力される信号がＮＯＲ回路か
ら制御信号として出力され、テストモード信号がＨレベ
ルとなると、外部端子に入力される信号がＮＡＮＤ回路
からアドレス拡張用のアドレス信号として出力される。

【００１８】請求項３では、テストモード信号の入力に
基づいて、アドレス信号がデコーダにシフトして入力さ
れ、冗長セルアレイと通常セルアレイの一部とが一連の
アドレス空間とされ、前記冗長セルアレイ及び通常セル
アレイ内の冗長セル及び通常セルが順次選択されてセル
干渉試験が行われる。

【００１９】

【発明の実施の形態】図２は、この発明を具体化したＤ
ＲＡＭの一実施の形態を示す。外部から入力されるコラ
ムアドレス信号及びロウアドレス信号からなるアドレス
信号ＡＤは、アドレスバッファ１を介してデコーダ２及
び冗長アドレス判定回路３に入力される。前記デコーダ
２は、メインデコーダ２ａ及び冗長デコーダ２ｂとから
構成される。

【００２０】前記メインデコーダ２ａは、入力されたア
ドレス信号ＡＤに基づいて、通常セルアレイ４内の通常
セルを選択する選択信号を出力し、前記冗長アドレス判
定回路３には、通常セルアレイ４内の不良セルに該当す
る冗長アドレスが設定され、入力されたアドレス信号Ａ
Ｄがその冗長アドレスに一致すると、前記冗長デコーダ
２ｂに冗長信号を出力する。前記冗長デコーダ２ｂは、
入力された冗長信号に基づいて、冗長セルアレイ５内の
冗長セルを選択する選択信号を出力する。

【００２１】前記通常セルアレイ４から読み出されたセ
ル情報は、入出力回路６を介して出力データＤout とし
て出力され、外部から入力される書き込みデータＤin
は、入出力回路６を介して、選択された通常セルあるい
は冗長セルに書き込まれる。

【００２２】外部から入力されるテストモードエントリ
ー信号ＴＥは、テストモード検出回路７に入力され、そ
のテストモード検出回路７はテストモードエントリー信
号ＴＥに基づいて、Ｈレベルのテストモード信号ＴＭを
生成して、アドレス拡張回路８及び前記デコーダ２に出
力する。前記デコーダ２は、Ｈレベルのテストモード信
号ＴＭが入力されると、メインデコーダ２ａ及び冗長デ
コーダ２ｂが一連のデコーダとして動作する。

【００２３】前記アドレス拡張回路８には、外部端子Ｔ
exから出力制御信号・バーＯＥ若しくは前記アドレス信
号ＡＤの上位ビットのアドレス信号Ａｘが入力される。
そして、アドレス拡張回路８は通常動作時に前記テスト
モード信号ＴＭが入力されない状態では、外部端子Ｔex
から入力される出力制御信号・バーＯＥを前記入出力回
路６に出力し、テストモード信号ＴＭが入力されている
ときは、同じく外部端子Ｔexから入力されるアドレス信
号Ａｘをデコーダ２に出力する。

【００２４】前記アドレス拡張回路８の具体的構成を図
３に従って説明すると、前記テストモード信号ＴＭは、
ＮＡＮＤ回路９及びＮＯＲ回路１０に入力され、前記出
力制御信号・バーＯＥ若しくはアドレス信号Ａｘは、バ
ッファ回路として動作するインバータ回路１１ａを介し
て、前記ＮＡＮＤ回路９及びＮＯＲ回路１０に入力され
る。

【００２５】前記ＮＯＲ回路１０の出力信号は、インバ
ータ回路１１ｄ，１１ｅを介して出力制御信号・バーＯ
Ｅとして出力され、前記ＮＡＮＤ回路９の出力信号は、
インバータ回路１１ｂ，１１ｃを介してアドレス信号Ａ
ｘとして出力される。

【００２６】上記のように構成されたアドレス拡張回路
８では、テストモード時以外の通常動作時にはＬレベル
のテストモード信号ＴＭが入力される。すると、ＮＡＮ
Ｄ回路９の出力信号はＨレベルに固定され、アドレス信
号ＡｘはＨレベルに固定される。

【００２７】また、ＮＯＲ回路１０はインバータ回路１
１ａの出力信号を反転させて出力するため、通常動作時
に外部から入力される出力制御信号と同相の出力制御信
号・バーＯＥがインバータ回路１１ｅから出力される。

【００２８】テストモード時にＨレベルのテストモード
信号ＴＭが入力されると、ＮＯＲ回路１０の出力信号は
Ｌレベルとなり、インバータ回路１１ｅから出力される
出力制御信号・バーＯＥはＬレベルに固定される。

【００２９】また、テストモード時に外部端子Ｔexから
入力されるアドレス信号Ａｘと同相の信号Ａｘがインバ
ータ回路１１ｃから出力される。次に、上記のように構
成されたＤＲＡＭの動作を説明する。

【００３０】動作試験時には、テストモードエントリー
信号ＴＥに基づいてテストモード信号ＴＭがＨレベルと
なる。テストモード信号ＴＭがＨレベルとなると、テス
ト動作時に外部端子Ｔexに入力されるアドレス信号Ａｘ
がアドレス拡張回路８を介してデコーダ２に入力され、
そのデコーダ２はメインデコーダ２ａ及び冗長デコーダ
２ｂが一連のデコーダとして動作し、アドレス信号Ａｘ
を最上位ビットとして、アドレス信号ＡＤより１ビット
多いアドレス信号ＡＤ，Ａｘに基づいてワード線選択信
号若しくはコラム選択信号を、通常セルアレイ４及び冗
長セルアレイ５に出力する。

【００３１】このような動作により、通常セルアレイ４
及び冗長セルアレイ５が同一のアドレス空間となり、ア
ドレス信号ＡＤ，Ａｘに基づいて特定の通常セル若しく
は冗長セルが選択される。

【００３２】そして、通常セル及び冗長セルのセル単独
試験と、セル干渉試験とが行なわれる。このとき、通常
セルアレイ４と冗長セルアレイ５とはアドレス信号Ａ
Ｄ，Ａｘに基づいて同一のアドレス空間となる。従っ
て、通常セルアレイ４及び冗長セルアレイ５内の記憶セ
ルを順次選択してセル干渉試験を行うことにより、通常
セルアレイ４と冗長セルアレイ５との境界部に位置する
通常セルと冗長セルとのセル干渉試験が確実に行なわれ
る。

【００３３】通常動作時には、テストモード信号ＴＭが
Ｌレベルとなり、メインデコーダ２ａ及び冗長デコーダ
２ｂはそれぞれ独立して動作する。また、外部端子Ｔex
に入力される出力制御信号・バーＯＥはアドレス拡張回
路８を介して入出力回路６に入力される。

【００３４】このような状態で、外部から入力されるア
ドレス信号ＡＤに基づいて通常セルアレイ４内の特定の
通常セルが選択されると、当該セルに対し書き込み動作
あるいは読み出し動作が行なわれる。

【００３５】また、冗長アドレス判定回路３には通常セ
ルアレイ４内の不良セルのアドレスがあらかじめ冗長ア
ドレスとして設定され、入力されたアドレス信号ＡＤと
冗長アドレスとが一致した場合には、冗長アドレス判定
回路３からデコーダ２に冗長信号が出力される。そし
て、冗長デコーダ２ｂにより冗長セルアレイ５内の冗長
セルが選択され、選択された冗長セルに対し書き込み動
作及び読み出し動作が行なわれる。

【００３６】上記のように構成されたＤＲＡＭでは、次
に示す作用効果を得ることができる。 （イ）動作試験時には、Ｈレベルのテストモード信号Ｔ
Ｍと、外部端子Ｔexに入力されるアドレス信号Ａｘによ
り、メインデコーダ２ａ及び冗長デコーダ２ｂが一連の
デコーダとして動作し、通常セルアレイ４及び冗長セル
アレイ５が一連のアドレス空間となる。そして、コラム
アドレス信号及びロウアドレス信号について前記アドレ
ス信号Ａｘを入力すれば、図４に示すように、冗長セル
アレイ４としてコラム側及びロウ側にそれぞれ冗長セル
アレイを設けても、通常セルアレイ４とその冗長セルア
レイ５を通常セルアレイ４と同一のアドレス空間とする
ことができる。

【００３７】従って、通常セル及び冗長セルを順次選択
してセル干渉試験を行うことにより、通常セルアレイ４
と冗長セルアレイ５との境界部に位置する通常セルと冗
長セルとのセル干渉試験を確実に行うことができる。 （ロ）通常セルアレイ４及び冗長セルアレイ５を一連の
アドレス空間とするために、外部から入力されるアドレ
ス信号Ａｘは、出力制御信号・バーＯＥを入力するため
の外部端子Ｔexを利用して入力されるので、アドレス信
号を１ビット増加するために新たな外部端子を設ける必
要はない。従って、外部端子数の増加を未然に防止する
ことができる。

【００３８】また、前記実施の形態ではアドレス信号を
１ビット増加させることにより、通常セルアレイ４と冗
長セルアレイ５とを一連のアドレス空間としたが、テス
トモード信号によりメインデコーダと冗長デコーダとを
一連のデコーダとして動作させ、入力されるアドレス信
号を１ビット分シフトさせることにより、図５（ａ）に
示すようにロウ側冗長セルアレイ５ａと通常セルアレイ
４の一部とを一つのアドレス空間とすること、あるいは
図５（ｂ）に示すように、コラム側冗長セルアレイ５ｂ
と通常セルアレイ４の一部とを一つのアドレス空間とす
ることもできる。

【００３９】

【発明の効果】以上詳述したように、この発明は通常セ
ルと冗長セルとの間のセル干渉試験を、容易にかつ外部
端子を増加させることなく行い得る半導体記憶装置及び
半導体記憶装置の試験方法を提供することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 一実施の形態を示すブロック図である。

【図３】 アドレス拡張回路を示す回路図である。

【図４】 アドレス空間を示す説明図である。

【図５】 別のアドレス空間の設定を示す説明図であ
る。

【符号の説明】

２ デコーダ ４ 通常セルアレイ ５ 冗長セルアレイ ８ アドレス拡張回路 ＡＤ，Ａｘ アドレス信号 バーＯＥ 制御信号 ＴＭ テストモード信号 Ｔex 外部端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 野村 英則 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 阿部 伸幸 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 永井 賢治 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 多数の通常セルを備えた通常セルアレイ
   と、前記通常セルアレイ内の不良セルの動作を置換する
   ための複数の冗長セルを備えた冗長セルアレイとを備
   え、外部から入力されるアドレス信号及び制御信号に基
   づいて、前記通常セル若しくは冗長セルを選択してセル
   情報の書き込み動作及び読み出し動作を行う半導体記憶
   装置であって、 テストモード信号と、アドレス拡張用のアドレス信号と
   の入力に基づいて、前記通常セルアレイと、前記冗長セ
   ルアレイとを一連のアドレス空間とするデコーダと、 前記テストモード信号に基づいて、前記制御信号が入力
   される外部端子に入力される信号を前記アドレス拡張用
   のアドレス信号として前記デコーダに出力するアドレス
   拡張回路とを備えたことを特徴とする半導体記憶装置。
2. 【請求項２】 前記アドレス拡張回路は、ＮＡＮＤ回路
   及びＮＯＲ回路の一方の入力端子に前記テストモード信
   号が入力され、前記ＮＡＮＤ回路及びＮＯＲ回路の他方
   の入力端子を前記外部端子に接続して、前記ＮＯＲ回路
   から前記制御信号を出力し、前記ＮＡＮＤ回路からアド
   レス拡張用のアドレス信号を出力することを特徴とする
   請求項１記載の半導体記憶装置。
3. 【請求項３】 テストモード信号の入力に基づいて、ア
   ドレス信号をシフトしてデコーダに入力することによ
   り、冗長セルアレイと通常セルアレイの一部とを一連の
   アドレス空間とし、前記冗長セルアレイ及び通常セルア
   レイ内の冗長セル及び通常セルを順次選択してセル干渉
   試験を行うことを特徴とする半導体記憶装置の試験方
   法。