KR100388976B1 - 메모리용 비아이에스티 회로 - Google Patents

메모리용 비아이에스티 회로 Download PDF

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KR100388976B1
KR100388976B1 KR10-2001-0035901A KR20010035901A KR100388976B1 KR 100388976 B1 KR100388976 B1 KR 100388976B1 KR 20010035901 A KR20010035901 A KR 20010035901A KR 100388976 B1 KR100388976 B1 KR 100388976B1
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정병권
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엘지전자 주식회사
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    • G11C29/26—Accessing multiple arrays

Abstract

본 발명은 메모리가 정상적으로 동작하는지를 시험하는 내장형 자체시험 회로에 관한 것으로, 특히, 다수의 메모리를 동시에 시험 할 수 있는 BIST 회로에 관한 것이며, 메모리의 정상동작 상태를 시험하는 제어신호를 인가받고 메모리의 동작상태를 시험하는 시험패턴신호와 주소신호를 출력하는 생성기; 메모리의 시험상태와 정상운용 상태를 제어하는 신호를 출력하는 제어부; 생성기로부터 시험패턴신호와 주소신호를 인가받는 동시에 상기 제어부로부터 시험상태 신호를 인가 받으면, 인가되는 시험패턴신호를 출력하는 제1 먹스; 시험패턴신호를 입력받고 내부회로를 시험한 후 시험패턴신호를 다시 출력하는 메모리부; 메모리부로부터 출력되는 시험패턴신호를 인가받고 제어부로부터 인가되는 제어신호에 의하여 시험패턴신호를 출력하는 제1 디먹스부; 메모리부로부터 출력되는 시험패턴신호를 인가받고 제어부로부터 인가되는 제어신호에 의하여 시험패턴신호를 출력하는 제2 디먹스; 제1 디먹스부로부터 출력되는 시험패턴신호를 인가받고 제어부로부터 인가되는 제어신호에 의하여 메모리부에 출력하는 제2 먹스부; 제2 디먹스로부터 출력되는 시험패턴신호를 인가받고 생성기로부터 출력되는 시험패턴신호와 차이가 있는지를 비교하여 출력하는 비교기로 구성되는 것을 특징으로 한다.

Description

메모리용 비아이에스티 회로{A CIRCUIT OF BIST FOR MEMORY}
본 발명은 메모리가 정상적으로 동작하는지를 시험하는 내장형 자체시험 회로에 관한 것으로, 특히, 다수의 메모리를 동시에 시험 할 수 있는 BIST(Built In Self Test) 회로에 관한 것이다.
데이터를 저장하는 메모리는 데이터를 정상적으로 기록할 수 있어야 하고 또한 기록된 데이터를 정상적으로 출력할 수 있어야 하며, 메모리가 상기와 같이 정상적으로 동작하는지를 확인 또는 시험(Test)하는 회로가 필요하다.
상기와 같이 메모리를 시험하는 여러 가지 회로 중에서, 메모리와 함께 내장하여 구성되는 시험회로를 BIST라고 한다.
이하, 종래 기술에 의한 메모리용 BIST 시험회로를 첨부된 도면을 참조하여 설명한다.
종래 기술을 설명하기 위하여 첨부된 것으로, 도1 은 종래 기술에 의한 메모리용 BIST 회로 기능블록도 이다.
상기 첨부된 도1을 참조하면, 종래 기술에 의한 메모리용 BIST 회로는, 외부로부터 해당 제어신호와 클럭신호를 입력받고 메모리를 시험하는 신호를 출력하는 BIST 제어기(10)와,
상기 BIST 제어기(10)로부터 출력되는 제어신호에 의하여 메모리 시험용 패턴(Test Pattern) 신호를 생성하여 출력하는 테스트 패턴 생성기(20)와,
상기 테스트 패턴 생성기(20)로부터 출력되는 시험용 신호를 입력받고 메모리에 저장한 후, 다시 읽어 출력하는 메모리(30)와,
상기 BIST 제어기(10)로부터 인가되는 제어신호에 의하여, 상기 메모리(30)로부터 출력되는 신호와 상기 테스트 패턴 생성기(20)로부터 출력되는 신호를 각각 인가받고, 동일한 신호인지를 비교하여 출력하는 비교기(40)와,
상기 비교기(40)로부터 출력되는 신호를 인가받고, 상기 BIST 제어기(10)로부터 인가되는 제어신호에 의하여 시험결과를 합격의 GO, 불합격의 NG(No Good) 상태로 표시하는 데이터를 저장하는 GO/NG 레지스터(50)와,
상기 비교기(40)로부터 출력되는 신호를 인가받고, 상기 BIST 제어기(10)로부터 인가되는 제어신호에 의하여 메모리에 발생된 장애를 극복할 수 있는 경우, 수복코드를 생성하여 출력하는 수복코드생성레지스터(60)와,
상기 수복코드생성레지스터(60)로부터 출력되는 신호를 인가받는 동시에 상기 BIST 제어기(10)로부터 출력되는 제어신호에 의하여, 상기 메모리(30)의 장애가 발생한 부분에 데이터가 기록되지 않도록 하는 자기수복회로(70)로 구성된다.
이하, 상기와 같은 구성의 종래에 의한 메모리용 BIST 회로를 첨부된 도면을 참조하여 상세히 설명한다.
상기 메모리(30)는 데이터를 인가받는 경우, 지정된 주소(Address)에 기록하여 저장하고, 해당되는 리드(Read) 신호에 의하여 저장된 데이터를 출력하는 것으로서, 특정한 주소 부분에서 장애가 발생하는 경우, 입력되는 데이터를 저장하지 못하게 되고, 따라서, 출력을 정상적으로 하지 못하는 문제가 있다.
상기와 같은 메모리(30)의 장애 발생여부를 시험하기 위한 BIST 회로로서, 외부로부터 상기 메모리(30)를 시험하는 해당 제어신호와 클럭신호를 인가받는 BIST 제어기(10)는 상기 테스트패턴생성기(20)에 메모리(30)의 정상동작여부를 시험할 수 있는 시험패턴신호를 출력하도록 한다.
상기와 같이 테스트패턴생성기(20)로부터 출력되는 시험패턴신호는, 메모리(30)와 비교기(40)에 동시 출력된다.
상기 메모리(30)는 시험패턴신호를 입력받고, 내부의 각 저장부에 저장한후, 다시 읽어 상기 비교기(40)에 출력한다.
상기 메모리(30)가 정상적으로 동작하는 경우, 입력되는 시험패턴신호는 동일하게 출력되고, 내부에 장애가 발생한 경우는 입력된 시험패턴신호와 상이한 신호가 출력된다.
상기 비교기(20)는 메모리(30)로부터 출력되는 신호와 상기 테스트패턴생성기(20)로부터 출력되는 신호를 비교하여 그 결과 신호를 상기 GO/NG레지스터(50)와 수복코드생성레지스터(60)에 각각 출력한다.
상기 GO/NG레지스터(50)는 BIST제어기(10)로부터 출력되는 제어신호에 의하여, 비교기(40)로부터 입력되는 신호를 분석하므로써, 상기 메모리(30)가 정상적으로 사용할 수 있는 GO 상태인지 또는 장애가 발생하여 정상적으로 사용할 수 없는 NG 상태인지를 나타내는 시험결과 데이터를 출력한다.
또한, 상기 수복코드생성레지스터(60)는 BIST 제어기(10)로부터 입력되는 제어신호에 의하여 비교기(40)로부터 입력되는 신호를 분석하므로써, 일부의 장애가 발생한 메모리(30)의 장애 상태를 극복할 수 있는 수복코드를 생성할 수 있는지 판단하고, 장애를 극복할 수 있는 경우는 해당 수복코드를 상기 자기수복회로(70)에 출력한다.
상기 자기수복회로(70)는 상기 수복코드생성레지스터(60)로부터 출력되는 신호와 상기 BIST 제어기(10)로부터 출력되는 신호에 의하여, 상기 메모리(30)에 발생한 장애를 극복할 수 있는 해당 제어신호를 상기 메모리(30)에 출력한다.
좀더 상세히 설명하면, 상기 메모리(30)의 장애가 발생한 부위에 데이터가기록 또는 저장되지 않도록 하는 동시에 해당 주소가 연속성을 갖도록 한다.
상기와 같은 종래 기술에 의한 메모리용 BIST 회로는 데이터 저장 용량이 큰 대용량 메모리(30)의 시험에 적당하지만, 다수의 메모리(30)를 시험하기 위하여서는, 상기와 같은 비교기(40), GO/NG레지스터(50), 수복코드생성레지스터(60), 자기수복회로(70)가 각각 필요한 문제가 있다.
따라서, 다수의 메모리(30)를 시험하기 위하여서는 BIST 회로의 구성이 매우 복잡하여 지고, 그 부피가 커지며, 비용이 많이 소요되는 문제가 있다.
본 발명은 다수의 메모리를 동시에 시험하는 BIST 회로 구성을 제공하는 것으로, 특히, 구성이 간단하고, 부피가 작은 메모리용 BIST 회로를 제공하는 것이 그 목적이다.
상기와 같은 목적을 달성하기 위하여 안출한 본 발명은, 메모리의 정상동작 상태를 시험하는 외부 제어신호를 인가받고 메모리의 동작상태를 시험하는 시험패턴신호와 메모리를 지정하는 주소신호를 출력하는 생성기와; 메모리의 시험상태와 정상운용 상태를 제어하는 신호를 외부 제어신호에 의하여 출력하는 제어부와; 상기 생성기로부터 시험패턴신호와 주소신호를 인가받는 동시에 상기 제어부로부터 시험상태 신호를 인가 받으면, 상기 인가되는 시험패턴신호를 출력하는 제1 먹스와; 시험패턴신호를 입력받고 내부회로를 시험한 후 상기 시험패턴신호를 다시 출력하는 메모리부와; 상기 메모리부로부터 출력되는 시험패턴신호를 인가받고 상기 제어부로부터 인가되는 제어신호에 의하여 상기 시험패턴신호를 출력하는 제1 디먹스부와; 상기 메모리부로부터 출력되는 시험패턴신호를 인가받고 상기 제어부로부터 인가되는 제어신호에 의하여 상기 시험패턴신호를 출력하는 제2 디먹스와; 상기 제1 디먹스부로부터 출력되는 시험패턴신호를 인가받고 상기 제어부로부터 인가되는 제어신호에 의하여 상기 메모리부에 출력하는 제2 먹스부와; 상기 제2 디먹스로부터 출력되는 시험패턴신호를 인가받고 상기 생성기로부터 출력되는 시험패턴신호와 차이가 있는지를 비교하여 출력하는 비교기를 포함하는 것을 특징으로 한다.
도1 은 종래 기술에 의한 메모리용 BIST 회로 기능블록도 이고,
도2는 본 발명에 의한 메모리용 BIST 회로 기능구성도 이다.
** 도면의 주요 부분에 대한 부호 설명 **
100 : 생성기 110 : 제어부
120 : 제1 먹스 130 : 메모리부
135 : 메모리 140 : 제1 디먹스부
145 : 제1 디먹스 150 : 제2 먹스부
155 : 제2 먹스 160 : 제2 디먹스
170 : 비교기
이하, 본 발명에 의한 메모리용 비아이에스티(BIST: Built In Self Test) 회로를 첨부된 도면을 참조하여 설명한다.
본 발명을 설명하기 위하여 첨부된 것으로, 도2는 본 발명에 의한 메모리용 BIST 회로 기능구성도 이다.
상기 첨부된 도2를 참조하면, 본 발명에 의한 메모리용 BIST 회로는, 메모리의 정상동작 상태를 시험하는 제어신호(BIST_Mode)를 도면에 도시되지 않은 외부로부터 인가받고 메모리의 동작상태를 시험하는 소정의 시험패턴신호와 메모리를 순차적으로 지정하는 주소신호를 출력하는 생성기(100)와,
메모리의 시험상태와 정상운용 상태를 제어하는 신호(BIST_CLK)를, 도면에 도시되지 않은 외부로부터 인가되는 제어신호에 의하여 출력하는 제어부(110)와,
상기 생성기(100)로부터 출력되는 시험패턴(Test Pattern) 신호와 주소(Address) 신호를 인가받는 동시에 상기 제어부(110)로부터 시험상태 신호를 인가 받으면, 상기 인가되는 시험패턴신호를 출력하는 제1 먹스(120)와,
시험패턴신호를 입력받고 내부회로를 시험한 후 상기 시험패턴신호를 다시 출력하는 것으로 다수의 메모리(135)로 이루어지는 메모리부(130)와,
상기 메모리부(130)의 메모리(135)로부터 출력되는 시험패턴신호를 인가받고 상기 제어부(110)로부터 인가되는 해당 제어신호에 의하여 상기 시험패턴신호를 출력하는 것으로 다수의 제1 디먹스(145)로 이루어지는 제1 디먹스부(140)와,
상기 메모리부(130)로부터 출력되는 시험패턴신호를 인가받고 상기 제어부(110)로부터 인가되는 해당 제어신호에 의하여 상기 시험패턴신호를 출력하는 제2 디먹스(160)와,
상기 제1 디먹스부(140)로부터 출력되는 시험패턴신호를 인가받고 상기 제어부(110)로부터 인가되는 해당 제어신호에 의하여 상기 시험패턴신호를 상기 메모리부(135)의 해당 메모리(135)에 출력하는 것으로 다수의 제2 먹스(155)로 이루어지는 제2 먹스부(150)와,
상기 제2 디먹스(160)로부터 출력되는 시험패턴신호를 인가받고 상기 생성기(100)로부터 출력되는 시험패턴신호와 차이가 있는지를 비교하여 출력하는 비교기(170)로 이루어져 구성된다.
이하, 상기와 같은 구성의 본 발명에 의한 메모리용 BIST 회로를 첨부된 도면을 참조하여 상세히 설명한다.
상기 메모리부(130)는 N 개 또는 다수의 메모리(135)로 구성되는 것으로써, 첫 번째 메모리(135)의 입력단은 제1 먹스(120)와 접속되고, 출력단은 제1 디먹스부(140)를 구성하는 다수의 디먹스(145) 중에서 해당되는 첫 번째 디먹스(145)에접속된다.
상기 제1 디먹스부(140)를 구성하는 다수의 디먹스(145)는 제2 먹스부(150)를 구성하는 다수의 먹스(155)와 각각 연결된다.
좀더 상세히 설명하면, 상기 제1 디먹스부(140)를 구성하는 첫 번째 제1 디먹스(145)는 제2 먹스부(150)를 구성하는 첫 번째 제1 먹스(155)와 접속되고, 상기 제1 먹스(155)는 메모리부(130)를 구성하는 두 번째 메모리(135)에 접속되며, 상기 두 번째 메모리(135)는 제1 디먹스부(140)를 구성하는 두 번째 제1 디먹스(145)에 접속되고, 상기 두 번째 제1 디먹스(145)는 상기 제2 먹스부(150)의 두 번째 제2 먹스(155)에 접속되며, 상기 두 번째 제2 먹스(155)는 메모리부(130)의 3번째 메모리(135)에 접속되는 과정을 반복한다.
따라서, 상기 제1 디먹스부(140)를 구성하는 마지막 번째 또는 N-1 번째 제1 디먹스(145)는, 상기 제2 먹스부(150)를 구성하는 마지막 번째 또는 N-1 번째 제2 먹스(155)와 접속되고, 상기 마지막 번째 또는 N-1 번째 제2 먹스(155)는 메모리부(130)를 구성하는 마지막 번째 또는 N 번째 메모리(135)와 접속된다.
상기 마지막 번째 또는 N 번째 메모리(135)는 제2 디먹스(160)에 접속되고, 상기 제2 디먹스(160)는 비교기(170)와 접속된다.
또한, 상기 생성기(100)는 시험패턴(Test Pattern)을 제1 먹스(120)와 비교기(170)에만 출력하는 동시에 주소신호는 제1 먹스(120), 제2 먹스부(150)를 구성하는 다수 개 또는 N-1개의 제2 먹스(155)에 각각 출력한다.
그리고, 상기 제어부(110)는 각각의 해당되는 제어신호인 Read/Write, ChipSelect Signal, Output Enable Signal을 출력하는 것으로, 제1 먹스(120), 제2 먹스부(150)를 구성하는 다수 또는 N-1개의 제2 먹스(155), 제1 디먹스부(140)를 구성하는 다수 또는 N-1개의 제1 디먹스(145), 제2 디먹스(160)에 각각 해당되는 신호를 출력한다.
상기와 같은 각 기능부의 연결에 의하여, 다수 개 또는 N 개 메모리(135)의 BIST 시험과정을 설명한다.
상기 도면에 도시되지 않은 외부로부터, BIST 시험을 하도록 제어하는 신호로써, 상기 생성기(100)에 제어신호(BIST_Mode)를 인가하는 동시에 상기 제어부(110)에도 제어신호(BIST_CLK)를 인가한다.
상기와 같은 제어신호(BIST_Mode)를 인가 받은 생성기(100)는 시험패턴(Test Pattern) 신호를 제1 먹스(120)와 비교기(170)에 출력하는 동시에 주소신호를 제1 먹스(120)에 출력한다.
또한, 제어신호(BIST_CLK)를 인가 받은 제어부(110)는 제1 먹스(120)에 Chip Select 신호를 출력하는 동시에 Read/Write 신호를 출력한다.
상기와 같이 생성기(100)와 제어부(110)로부터 각각 해당되는 신호를 인가 받은 제1 먹스(120)는 시험패턴(Test Pattern) 신호와 주소신호를 읽고(Read), 메모리부(130)의 첫 번째 메모리(135)에 출력(Output)한다,
상기 첫 번째 메모리(135)는 인가되는 주소 신호에 의하여 시험패턴신호를 기록 및 다시 읽으므로서, 메모리(135)가 정상적으로 동작하는지를 시험하고, 상기와 같이 시험한 결과의 시험패턴신호를, 상기 제1 디먹스부(140)를 구성하는 첫 번째 제1 디먹스(145)에 출력한다.
상기 첫 번째 제1 디먹스(145)는 상기 제어부(110)로부터 인가되는 Chip Select 신호에 의하여 동작상태로 되고, Read/Write 신호에 의하여 상기 첫 번째 메모리(135)로부터 출력되는 시험패턴신호를 입력하며, Output Enable 신호에 의하여 제2 먹스부(150)를 구성하는 첫 번째 제2 먹스(155)에 출력한다.
상기 첫 번째 제2 먹스(155)는 상기 제어부(110)로부터 인가되는 Chip Select 신호에 의하여 동작상태로 되고, Read/Write 신호에 의하여 상기 첫 번째 제1 디먹스(145)로부터 출력되는 시험패턴신호를 입력하는 동시에 상기 생성기(100)로부터 입력되는 주소신호를 입력하며, 상기 제어부(110)로부터 입력되는 Output Enable 신호에 의하여 시험패턴신호와 주소신호를 상기 메모리부(130)를 구성하는 두 번째 메모리(135)에 출력한다.
상기 두 번째 메모리(135)는 첫 번째 제2 먹스(155)로부터 출력되는 시험패턴신호를 입력하고, 주소신호에 의하여 상기 시험패턴신호를 기록 한 후, 다시 읽어 상기 제1 디먹스부(140)를 구성하는 두 번째 제1 디먹스(145)에 출력한다.
상기 두 번째 제1 디먹스(145)는, 상기 제어부(110)로부터 인가되는 Chip Select 신호에 의하여 동작상태로 되고, Read/Write 신호에 의하여 상기 두 번째 메모리(135)로부터 출력되는 시험패턴신호를 입력하며, 상기 제어부(110)로부터 출력되는 Output Enable 신호에 의하여 제2 먹스부(150)를 구성하는 두 번째 제2 먹스(155)에 출력한다.
또한, 상기 제2 먹스부(150)를 구성하는 두 번째 제2 먹스(155)는, 상기 제어부(110)로부터 인가되는 Chip Select 신호에 의하여 동작상태로 되고, Read/Write 신호에 의하여 상기 두 번째 제1 디먹스(145)로부터 출력되는 시험패턴신호를 입력하는 동시에 상기 생성기(100)로부터 입력되는 주소신호를 입력하며, 상기 제어부(110)로부터 입력되는 Output Enable 신호에 의하여 시험패턴신호와 주소신호를 상기 메모리부(130)를 구성하는 세 번째 메모리(135)에 출력한다.
상기와 같은 과정이 계속 반복되어 메모리부(130)를 구성하는 N 개의 메모리(135) 중에서 N-1 번째 메모리(135)의 시험이 이루어지면, 상기 N-1번째 메모리(135)는 시험패턴신호를 제1 디먹스부(140)를 구성하는 마지막 번째 또는 N-1 번째 제1 디먹스(145)에 출력한다.
상기 N-1 번째 제1 디먹스(145)는 상기와 같이 제어부(110)로부터 출력되는 해당 제어신호에 의하여 상기 N-1 번째 메모리(135)로부터 출력되는 시험패턴신호를 입력하고 출력한다.
상기와 같이 N-1 번째 제1 디먹스(145)로부터 출력되는 시험패턴신호는 제2 먹스부(150)를 구성하는 마지막 또는 N-1 번째 제2 먹스(155)에 인가된다.
상기 N-1 번째 제2 먹스(155)는 제어부(110)로부터 인가되는 해당 제어신호에 의하여 상기 N-1 번째 제1 디먹스(145)로부터 인가되는 시험패턴신호를 입력하는 동시에 상기 생성기(100)로부터 인가되는 주소신호를 입력한다.
또한, 상기 N-1 번째 제2 먹스(155)는 제어부(110)로부터 인가되는 해당 제어신호에 의하여 상기에서 입력된 시험패턴신호와 주소신호를, 상기 메모리부(130)를 구성하는 마지막 번째 또는 N 번째 메모리(135)에 출력한다.
상기 N 번째 메모리(135)는 N-1 번째 제2 먹스(155)로부터 인가되는 주소신호와 시험패턴신호에 의하여 쓰고 읽으므로서, 상기 메모리(135)의 장애여부를 시험하고, 상기 시험된 시험패턴신호를 제2 디먹스(160)에 출력한다.
상기 제2 디먹스(160)는 N 번째 메모리(135)로부터 인가되는 시험패턴신호를, 상기 제어부(110)로부터 입력되는 해당 제어신호에 의하여 상기 비교기(170)에 출력한다.
상기 비교기(170)는 상기 제2 디먹스(160)로부터 인가되는 시험패턴신호와 상기 생성기(100)로부터 인가되는 시험패턴신호를 입력받고, 상기 두 개의 시험패턴신호가 동일한 상태인지 또는 동일하지 않은 상태인지를 비교하여 그 판단결과를 출력한다.
상기 비교기(170)에서 비교하여, 입력된 두 개의 시험패턴신호가 동일한 경우는 상기 메모리부(130)를 구성하는 다수 또는 N 개의 메모리(135)가 정상적으로 동작하는 장애가 없는 것으로 판단되고, 두 개의 시험패턴신호가 상이할 경우는 상기 N 개의 메모리 중에서 어느 하나 또는 다수가 비정상적으로 동작하는, 즉, 장애가 발생한 것으로 판단되는 것이다.
따라서, 상기와 같은 구성의 본 발명에 의한 BIST 회로는, 다수의 메모리(135)로 구성되는 메모리부(130)의 정상동작 여부 또는 장애 여부를 확인할 수 있는 동시에 BIST 회로의 구성을 간단하게 할 수 있다.
상기와 같은 본 발명에 의한 메모리용 BIST 회로는, 간단한 구성으로 다수메모리의 장애 발생여부를 확인할 수 있는 효과가 있다.
또한, 다수의 메모리를 시험하는 BIST 회로의 크기를 작게하는 동시에 적은 비용으로 제작할 수 있는 효과가 있다.

Claims (2)

  1. 메모리의 정상동작 상태를 시험하는 외부 제어신호를 인가받고 메모리의 동작상태를 시험하는 시험패턴신호와 메모리를 지정하는 주소신호를 출력하는 생성기와,
    메모리의 시험상태와 정상운용 상태를 제어하는 신호를 외부 제어신호에 의하여 출력하는 제어부와,
    상기 생성기로부터 출력되는 시험패턴신호와 주소신호를 인가받는 동시에 상기 제어부로부터 시험상태 신호를 인가 받으면, 상기 인가되는 시험패턴신호를 출력하는 제1 먹스와,
    시험패턴신호를 입력받고 내부회로를 시험한 후 상기 시험패턴신호를 다시 출력하는 메모리부와,
    상기 메모리부로부터 출력되는 시험패턴신호를 인가받고 상기 제어부로부터 인가되는 제어신호에 의하여 상기 시험패턴신호를 출력하는 제1 디먹스부와,
    상기 메모리부로부터 출력되는 시험패턴신호를 인가받고 상기 제어부로부터 인가되는 제어신호에 의하여 상기 시험패턴신호를 출력하는 제2 디먹스와,
    상기 제1 디먹스부로부터 출력되는 시험패턴신호를 인가받고 상기 제어부로부터 인가되는 제어신호에 의하여 상기 메모리부에 출력하는 제2 먹스부와,
    상기 제2 디먹스로부터 출력되는 시험패턴신호를 인가받고 상기 생성기로부터 출력되는 시험패턴신호와 차이가 있는지를 비교하여 출력하는 비교기를 포함하여 이루어지는 구성을 특징으로 하는 메모리용 비아이에스티 회로.
  2. 제1 항에 있어서,
    상기 메모리부는 다수의 메모리로 이루어지고,
    상기 제1 디먹스부는 다수의 먹스로 이루어지며,
    상기 제2 먹스부는 다수의 먹스로 이루어지는 구성을 특징으로 하는 메모리용 비아이에스티 회로.
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