KR100222046B1 - 자기 테스트회로를 가진 반도체 메모리장치 - Google Patents

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Abstract

본 발명은 자기 테스트회로를 가진 반도체 메모리장치에 관한 것으로서, 특히 복수의 메모리블럭들, 테스트모드신호에 응답하여 상기 각 메모리블럭의 어드레스, 제어신호, 데이터를 노말/테스트로 선택하기 위한 복수의 선택수단들, 각 메모리블럭에 기입할 데이터와 비교할 데이터를 발생하는 복수의 백그라운드 발생수단들, 상기 테스트모드신호에 응답하여 각 메모리블럭으로부터 독출된 데이터와 상기 비교할 데이터를 입력하여 비교하고 비교결과를 출력하는 복수의 비교수단들, 상기 복수의 비교수단들의 각 출력들을 조합하여 테스트결과를 발생하는 조합수단, 상기 테스트모드신호에 응답하여, 상기 복수의 선택수단들에 테스트용 어드레스 및 제어신호를 제공하고, 상기 복수의 백그라운드 발생수단들에 백그라운드 번호와 출력반전 제어신호를 제공하고, 상기 복수의 비교수단들에 비교제어신호를 제공하는 테스트제어수단을 구비하는 것을 특징으로 한다.

Description

자기 테스트회로를 가진 반도체 메모리장치
본 발명은 자기 테스트회로를 가진 반도체 메모리장치에 관한 것으로서, 특히 다수의 메모리블럭들이 하나의 테스트 제어수단을 공유함으로써 상호연결 구성을 최소화하여 코스트를 다운시킬 수 있는 자기 테스트회로를 가진 반도체 메모리장치에 관한 것이다.
반도체 제조기술의 급격한 발달로 집적도가 하나의 칩에 시스템을 포함하는 정도에 이르고 있다. 이에 따라 내장된 램의 사용이 크기와 개수 면에서 증가하고 있으며 이의 테스트가 큰 이슈로 대두되고 있다.
일반적으로 내장된 램의 테스트 방법은 테스트 패턴이 생성되는 장소에 따라 두 가지로 구분될 수 있다. 첫째는 테스트 장비에 의한 것이고, 둘째는 BIST(Built-In Self Test,이하 비스트라 칭함)회로에 의한 것이다.
테스트장비에 의한 방법은 다양한 테스트 패턴을 사용한 테스트가 용이하다는 장점이 있다. 그러나, 테스트 모드에서 램들의 어드레스 데이터 입력, 데이터 출력, 제어신호 들을 테스트 장비가 관리하기 위하여 램의 모든 포트가 테스트 장비가 억세스할 수 있는 핀까지 연결되어야 하므로 라우팅(routing)과 핀의 사용에 오버헤드가 따른다. 핀을 멀티플렉싱하여 사용할 경우 램들을 동시에 테스트할 수 없어 테스트시간이 증가한다.
비스트방법은 외부에서 비스트모드를 설정하면 비스트회로가 구동되어 램을 정해진 테스트 패턴을 가하여 테스트한 후에 에러의 발생여부만을 출력한다. 따라서, 램들의 테스트를 위해 핀에 연결이 필요한 신호가 최소화되고 램들을 동시에 테스트할 수 있어 테스트시간이 감소한다는 장점이 있는 반면 테스트 패턴을 생성하는 회로가 하드웨어로 구현되어 칩내부에 추가되기 때문에 칩면적에 오버헤드가 발생하고 테스트 패턴이 고정된다는 단점이 있다.
본 발명의 목적은 다양한 크기를 가진 다수의 내장된 램을 테스트하기 위해 하나의 콘트롤러를 공유하며 인터코넥션 연결비용을 최소화할 수 있는 자기 테스트회로를 가진 반도체 메모리장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는 복수의 메모리블럭들, 테스트모드신호에 응답하여 상기 각 메모리블럭의 어드레스, 제어신호, 데이터를 노말/테스트로 선택하기 위한 복수의 선택수단들, 각 메모리블럭에 기입할 데이터와 비교할 데이터를 발생하는 복수의 백그라운드 발생수단들, 상기 테스트모드신호에 응답하여 각 메모리블럭으로부터 독출된 데이터와 상기 비교할 데이터를 입력하여 비교하고 비교결과를 출력하는 복수의 비교수단들, 상기 복수의 비교수단들의 각 출력들을 조합하여 테스트결과를 발생하는 조합수단, 상기 테스트모드신호에 응답하여, 상기 복수의 선택수단들에 테스트용 어드레스 및 제어신호를 제공하고, 상기 복수의 백그라운드 발생수단들에 백그라운드 번호와 출력반전 제어신호를 제공하고, 상기 복수의 비교수단들에 비교제어신호를 제공하는 테스트제어수단을 구비하는 것을 특징으로 한다.
도 1은 본 발명에 의한 자기 테스트회로를 가진 반도체 메모리장치의 구성을 나타낸 블록도.
도 2는 도 1의 사이클 제어부에서 실행되는 SOA(Single Order Addressing)알고리즘 를 나타낸 도면.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명에 의한 자기 테스트회로를 가진 반도체 메모리장치의 구성을 나타낸다. 도 1의 장치는 복수의 메모리블럭들(R1, R2, R3)과, 테스트 모드신호(BIST_MODE)에 응답하여 상기 각 메모리블럭들의 어드레스, 제어신호, 데이터를 노말/테스트로 선택하기 위한 복수의 선택수단들(MUX1, MUX2, MUX3)과, 각 메모리블럭에 기입할 데이터와 비교할 데이터를 발생하는 복수의 백그라운드 발생수단들(BG1, BG2, BG3)과, 상기 테스트 모드신호(BIST_MODE)에 응답하여 각 메모리블럭으로부터 독출된 데이터와 상기 비교할 데이터를 입력하여 비교하고 비교결과를 출력하는 복수의 비교수단들(COMP1, COMP2, COMP3)과, 상기 복수의 비교수단들의 각 테스트 에러신호들을 논리합하여 테스트결과를 발생하는 논리합 게이트(G1)와, 상기 테스트 모드신호(BIST_MODE)에 응답하여, 상기 복수의 선택수단들(MUX1, MUX2, MUX3)에 테스트용 어드레스(tA5, tA8) 및 제어신호(tWEN)를 제공하고, 상기 복수의 백그라운드 발생수단들(BG1, BG2, BG3)에 백그라운드 번호(BGN)와 출력반전 제어신호(INV BG)를 제공하고, 상기 복수의 비교수단들(COMP1, COMP2, COMP3)에 비교제어신호(COMPARE)를 제공하는 테스트제어수단(100)을 포함한다.
상기 복수의 메모리블럭들(R1, R2, R3)은 서로 다른 크기를 가지며 각 메모리블럭들은 하나의 제어수단(100)을 공유하면서 상호연결구조의 비용을 최소화하도록 설계된다.
상기 제어수단(100)은 SOA알고리즘의 실현을 위하여 스테이지 0부터 스테이지 3를 카운팅하는 제 1 업카운터(10)와, 테스트 어드레스를 카운팅하는 어드레스 포인터용 제 2 업카운터(20)와, 어드레스 백그라운드번호를 카운팅하는 제 3 업카운터(25)와, 데이터 백그라운드 번호를 카운팅하는 제 4 업카운터(30)와, 상기 제 1 내지 제 4 카운터(10~30)와 교신하면서 SOA알고리즘DMF 수행하여 테스트동작 사이클을 발생하는 사이클제어부(40)와, 상기 제 1 업카운터(10)의 스테이지정보와 제 3 업카운터(25)의 어드레스 백그라운드 정보와 사이클제어부(40)의 출력에 응답하여 테스트 완료신호(DONE), 테스트 기입제어신호(tWEN), 백그라운드 제어신호(INV_BG), 비교제어신호(COMPARE)를 발생하는 제어신호발생부(50)와, 어드레스 포인터정보, 상기 사이클제어부(40)의 출력, 제 3 업카운터(25)의 출력, 제 4 업카운터(30)의 출력을 조합하여 복수의 메모리블럭들의 각 테스트 인에이블신호들(TEN1, TEN23, TEN3)을 발생하는 테스트 인에이블 발생부(70)를 포함한다.
상기 메모리블럭이 N개라면, 1≤i≤N에 대하여 어드레스 사이즈(Address Size(Ri)), 라스트 어드레스(Last Address(Ri)), AGBSize(Ri), DBGSize(Ri), 워드 사이즈 라스트 백그라운드가 각각 메모리블럭(Ri)의 어드레스 라인의 비트수, 어드레스의 최대값, 어드레스 백그라운드 개수, 데이터 백그라운드 개수, 데이터 입출력의 비트수일 때, 상기 제어신호 발생부(50)의 각 제어신호들, 테스트 완료신호(DONE), 테스트 기입제어신호(tWEN), 백그라운드 제어신호(INV_BG), 비교제어신호(COMPARE)은 다음과 같이 정의 된다.
상기 테스트 인에이블신호(TENi)는 각 메모리블럭의 최종 어드레스값보다 상기 어드레스 포인터의 값이 더 작고 어드레스 백그라운드 사이즈 보다 어드레스 백그라운드값이 더 작고 데이터 백그라운드 사이즈 보다 데이터 백그라운드 값이 더 작을 경우에는 액티브상태를 유지하고, 그외에는 비활성상태를 가진다. 이를 정리하면 다음과 같다.
상기 테스트 어드레스신호는 AP신호중 램의 어드레스 라인의 크기만큼만 연결하면 되고 어드레스는 증가하는 변화만 갖는다.
상기 사이클 제어부(50)은 도 2에 도시한 바와 같이 제 1 내지 제 3 카운터(10~30)의 값을 초기화시키는 초기화 사이클(inti), 메모리블럭으로부터 테스트 데이터 M(tA)를 독출하고 독출된 데이터와 비교할 데이터를 비교하는 독출 사이클(read), 백그라운드 발생수단에 테스트 데이터를 기입하는 기입 사이클(write), 스테이지 0과 3에서 리드와 라이트만 수행하기 위한 사이클스테이지 03, 스테이지 인크리먼트 사이클(inc_stg), 백그라운드번호 인크리먼트 사이클(inc_bg), 및 종료사이클(final)을 포함한다.
상기 각 백그라운드 발생수단(BGi)은 상기 백그라운드 제어신호(INV_BG)와 상기 제 3 카운터(30)의 백그라운드번호(BGN)에 응답하여 비교할 데이터를 발생한다.
상기 각 비교수단(COMPi)은 대응하는 메모리블럭(Ri)으로부터 출력되는 데이터와 백그라운드 발생수단(BGi)에서 발생된 비교할 데이터를 입력하여 비교하고 상기 비교제어신호(COMPARE)에 응답하여 대응하는 메모리블럭의 테스트 에러신호를 출력한다.
상기와 같이 본 발명에서는 다양한 크기를 가진 다수의 내장된 램을 테스트하기 위해 하나의 콘트롤러를 공유하며 인터코넥션 연결비용을 최소화할 수 있다.

Claims (9)

  1. 복수의 메모리블럭들, 테스트모드신호에 응답하여 상기 각 메모리블럭의 어드레스, 제어신호, 데이터를 노말/테스트로 선택하기 위한 복수의 선택수단들, 각 메모리블럭에 기입할 데이터와 비교할 데이터를 발생하는 복수의 백그라운드 발생수단들, 상기 테스트모드신호에 응답하여 각 메모리블럭으로부터 독출된 데이터와 상기 비교할 데이터를 입력하여 비교하고 비교결과를 출력하는 복수의 비교수단들, 상기 복수의 비교수단들의 각 출력들을 조합하여 테스트결과를 발생하는 조합수단, 상기 테스트모드신호에 응답하여, 상기 복수의 선택수단들에 테스트용 어드레스 및 제어신호를 제공하고, 상기 복수의 백그라운드 발생수단들에 백그라운드 번호와 출력반전 제어신호를 제공하고, 상기 복수의 비교수단들에 비교제어신호를 제공하는 테스트제어수단을 구비하는 것을 특징으로 하는 자기 테스트회로를 가진 반도체 메모리장치.
  2. 제 1 항에 있어서, 상기 복수의 메모리블럭들은 서로 다른 크기를 가지는 것을 특징으로 하는 자기 테스트회로를 가진 반도체 메모리장치.
  3. 제 1 항에 있어서, 상기 제어수단은 SOA알고리즘을 수행하는 것을 특징으로 하는 자기 테스트회로를 가진 반도체 메모리장치.
  4. 제 1 항에 있어서, 상기 제어수단은 스테이지단계를 카운팅하는 제 1 카운터, 어드레스를 카운팅하는 어드레스 포인터용 제 2 카운터, 어드레스 백그라운드번호를 카운팅하는 제 3 카운터, 데이터 백그라운드번호를 카운팅하는 제 4 카운터, 상기 제 1 내지 제 4 카운터와 교신하면서 SOA알고리즘을 수행하여 테스트동작 사이클을 발생하는 사이클제어부, 상기 제 1 카운터의 스테이지정보와 제 3 카운터의 어드레스 백그라운드 정보와 사이클제어부의 출력에 응답하여 테스트 완료신호, 테스트 기입제어신호, 백그라운드 제어신호, 비교제어신호를 발생하는 제어신호발생부, 상기 제 2 카운터의 어드레스 포인터정보에 응답하여 각 메모리블럭들의 테스트 어드레스신호를 발생하는 테스트 어드레스 변환부, 및 어드레스 포인터정보, 상기 사이클제어부의 출력, 제 1 내지 3 카운터의 출력을 조합하여 복수의 메모리블럭들의 각 테스트 인에이블신호들을 발생하는 테스트 인에이블 발생부를 구비하는 것을 특징으로 하는 자기 테스트회로를 가진 반도체 메모리장치.
  5. 제 4 항에 있어서, 상기 테스트 인에이블신호는 각 메모리블럭의 최종 어드레스값보다 상기 어드레스 포인터의 값이 더 작고 어드레스 백그라운드 사이즈보다 어드레스 백그라운드 값이 더 작고 데이터 백그라운드 사이즈 보다 데이터 백그라운드값이 더 작을 경우에는 액티브상태를 유지하고, 그외에는 비활성상태를 가지는 것을 특징으로 하는 자기 테스트회로를 가진 반도체 메모리장치.
  6. 제 4 항에 있어서, 상기 사이클 제어부는 초기화 사이클, 독출 사이클, 기입 사이클, 스테이지 인크리먼트 사이클, 어드레스 및 데이터 백그라운드번호 인크리먼트 사이클, 및 종료사이클을 포함하는 것을 특징으로 하는 자기 테스트회로를 가진 반도체 메모리장치.
  7. 제 4 항에 있어서, 상기 각 백그라운드 발생수단은 상기 백그라운드 제어신호와 상기 제 3 카운터의 백그라운드번호에 응답하여 비교할 데이터를 발생하는 것을 특징으로 하는 자기 테스트회로를 가진 반도체 메모리장치.
  8. 제 4 항에 있어서, 상기 각 비교수단은 대응하는 메모리로부터 출력되는 데이터와 백그라운드 발생수단에서 발생된 비교할 데이터를 입력하여 비교하고 상기 비교제어신호에 응답하여 테스트 에러신호를 출력하는 것을 특징으로 하는 자기 테스트회로를 가진 반도체 메모리장치.
  9. 제 4 항에 있어서, 상기 조합수단은 각 비교수단들의 테스트에러신호들을 논리합하는 논리합게이트로 구성된 것을 특징으로 하는 자기 테스트회로를 가진 반도체 메모리장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100388976B1 (ko) * 2001-06-22 2003-06-25 엘지전자 주식회사 메모리용 비아이에스티 회로
KR20160073821A (ko) 2014-12-17 2016-06-27 허성열 자화수 생성장치

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505587B1 (ko) * 1998-01-14 2005-10-26 삼성전자주식회사 반도체 메모리 테스트 장치
US6173425B1 (en) 1998-04-15 2001-01-09 Integrated Device Technology, Inc. Methods of testing integrated circuits to include data traversal path identification information and related status information in test data streams
US7159161B2 (en) * 1999-01-29 2007-01-02 National Science Council Test method and architecture for circuits having inputs
JP2001014900A (ja) * 1999-06-29 2001-01-19 Fujitsu Ltd 半導体装置及び記録媒体
US6477673B1 (en) * 1999-07-30 2002-11-05 Stmicroelectronics, Inc. Structure and method with which to generate data background patterns for testing random-access-memories
US6560740B1 (en) * 1999-08-03 2003-05-06 Advanced Micro Devices, Inc. Apparatus and method for programmable built-in self-test and self-repair of embedded memory
WO2001037285A1 (en) * 1999-11-15 2001-05-25 Hitachi, Ltd. Method for testing semiconductor memory
JP3434762B2 (ja) * 1999-12-27 2003-08-11 エヌイーシーマイクロシステム株式会社 半導体集積回路
JP3508849B2 (ja) * 2000-07-12 2004-03-22 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体装置および半導体装置の検査方法
JP3537087B2 (ja) 2000-09-29 2004-06-14 Ｎｅｃエレクトロニクス株式会社 半導体装置及び半導体装置の検査方法
DE10124923B4 (de) * 2001-05-21 2014-02-06 Qimonda Ag Testverfahren zum Testen eines Datenspeichers und Datenspeicher mit integrierter Testdatenkompressionsschaltung
US6388930B1 (en) 2001-09-05 2002-05-14 International Business Machines Corporation Method and apparatus for ram built-in self test (BIST) address generation using bit-wise masking of counters
US6452848B1 (en) 2001-09-12 2002-09-17 International Business Machines Corporation Programmable built-in self test (BIST) data generator for semiconductor memory devices
JP3597501B2 (ja) * 2001-11-20 2004-12-08 松下電器産業株式会社 半導体集積回路
DE10218787B3 (de) * 2002-04-26 2004-01-29 Infineon Technologies Ag System und Verfahren zum Funktionstest von Halbleiterspeicherchips
JP2004021833A (ja) * 2002-06-19 2004-01-22 Renesas Technology Corp 自己テスト機能内蔵半導体集積回路およびそれを備えたシステム
US6879530B2 (en) * 2002-07-18 2005-04-12 Micron Technology, Inc. Apparatus for dynamically repairing a semiconductor memory
JP4179827B2 (ja) * 2002-08-30 2008-11-12 Ｎｅｃエレクトロニクス株式会社 メモリのテスト回路
JP4795936B2 (ja) * 2003-03-20 2011-10-19 クゥアルコム・インコーポレイテッド 分散された命令解読及び一般化された命令プロトコルを有するメモリ内蔵自己診断（ｂｉｓｔ）アーキテクチャ
US6959256B2 (en) * 2003-05-16 2005-10-25 Analog Devices, Inc. Universally accessible fully programmable memory built-in self-test (MBIST) system and method
US8621304B2 (en) * 2004-10-07 2013-12-31 Hewlett-Packard Development Company, L.P. Built-in self-test system and method for an integrated circuit
KR100557225B1 (ko) * 2004-11-04 2006-03-07 삼성전자주식회사 반도체 메모리 장치의 데이터 입/출력 방법 및 이를 위한반도체 메모리 장치
KR100628385B1 (ko) * 2005-02-11 2006-09-28 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법
US7308634B2 (en) * 2005-04-01 2007-12-11 Kabushiki Kaisha Toshiba Systems and methods for LBIST testing using multiple functional subphases
US20080098269A1 (en) * 2006-09-29 2008-04-24 Bhavsar Dilip K Mechanism for concurrent testing of multiple embedded arrays
JP2010282689A (ja) 2009-06-04 2010-12-16 Renesas Electronics Corp 半導体メモリ装置およびメモリテスト方法
CN103093829A (zh) * 2011-10-27 2013-05-08 迈实电子(上海)有限公司 存储器测试系统及存储器测试方法
JP2014185981A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 半導体集積回路および半導体集積回路の自己テスト方法
KR20210147523A (ko) * 2020-05-29 2021-12-07 에스케이하이닉스 주식회사 리던던시 분석 회로 및 이를 포함하는 메모리 시스템
CN117093431A (zh) * 2023-10-11 2023-11-21 飞腾信息技术有限公司 一种测试方法、装置、计算设备及存储介质

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258986A (en) * 1990-09-19 1993-11-02 Vlsi Technology, Inc. Tightly coupled, low overhead RAM built-in self-test logic with particular applications for embedded memories
US5383195A (en) * 1992-10-19 1995-01-17 Motorola, Inc. BIST circuit with halt signal
US5675545A (en) * 1995-09-08 1997-10-07 Ambit Design Systems, Inc. Method of forming a database that defines an integrated circuit memory with built in test circuitry

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100388976B1 (ko) * 2001-06-22 2003-06-25 엘지전자 주식회사 메모리용 비아이에스티 회로
KR20160073821A (ko) 2014-12-17 2016-06-27 허성열 자화수 생성장치

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