JP3508849B2 - 半導体装置および半導体装置の検査方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
半導体装置の検査方法に関し、特に連想メモリ（ＣＡ
Ｍ：Content Addressable Memory）のメモリセル、ワー
ドマッチ回路およびプライオリティエンコーダの効率的
な検査技術に適用して有効なものである。

【０００２】

【従来の技術】連想メモリ（CAM)は、検索データを入力
して、この検索データに一致するデータが記録されたア
ドレスを出力する機能を持つ。勿論、通常のメモリ装置
と同様に、メモリセルのアドレスを指定して指定アドレ
スにデータを書き込みあるいは読み出すメモリ機能も有
する。

【０００３】データの検索機能は、連想メモリセルに設
けられた検索データ線と、検索データと記憶データとの
一致結果を出力する検索結果出力線とによって実現され
る。アドレス毎のワード線に沿ったワードビット（メモ
リセル）毎に検索データと記憶データとの一致が判断さ
れる。判断結果は検索結果出力線に出力され、ワードマ
ッチ回路に入力される。全てのワードビットで一致した
場合、あるいはマスクされたワードビットがある場合に
はマスクされていないワードビットで一致した場合、ワ
ード線毎に設けられたワードマッチ回路の出力に一致フ
ラグが出力される。一致フラグが立っているワード線の
アドレスはプライオリティエンコーダにより出力され
る。一致したワードが複数存在する場合には、プライオ
リティエンコーダで優先順位を設定し、優先順位の最も
高いアドレスが出力される。たとえばアドレス番号の低
いアドレスが最も優先順位が高い等の順位付けがなされ
る。

【０００４】なお、連想メモリについては、たとえば昭
和５９年１１月３０日、オーム社発行、電子通信学会
編、「LSIハンドブック」、ｐ５２３〜５２５に記載さ
れている。

【０００５】

【発明が解決しようとする課題】このような連想メモリ
を製造した場合、メモリセルの記憶および読出し動作が
正常であることを検査する必要があるとともに、ワード
マッチ回路およびプライオリティエンコーダの動作、つ
まり検索機能が正常であることを検査する必要がある。
検査は以下のように行うことができる。検査対象のアド
レス（検査アドレス）を指定して検査データを連想メモ
リアレイに書込み、検査データを検索データとして検索
を行う。出力される検索アドレスが検査アドレスと一致
することを判断して、検索動作の正常性を確かめる。

【０００６】前記した通りプライオリティエンコーダで
は、検索データにマッチするワードが複数存在した場合
には、優先順位に従って１つの検索結果（検索アドレ
ス）が出力される。よって、検査ステップにおいては以
下の条件を具備する必要がある。（１）検査アドレスよ
りも優先順位の高いアドレスに検査データと同一のデー
タが記録されていないこと、（２）検査対象アドレスが
優先順位の最も低いアドレス以外の場合は、検査アドレ
スよりも優先順位の低いアドレスのうち少なくとも１つ
のアドレスに検査データと同一のデータが記録されてい
ること、が必要である。

【０００７】仮に優先順位の高いアドレスに検査データ
と同一のデータが記録されている場合にはそのデータの
記録されているアドレスが検索結果として出力される。
連想メモリが正常に動作していても検査アドレスと検索
アドレスが相違する結果を招き、連想メモリの動作の正
常性を判断することができなくなる。（１）の条件はこ
のような事態を避けるために要求される条件である。
（１）の条件を満足しても、（２）の条件が満足されて
いなければ、データがマッチする複数のアドレスから優
先度の高いアドレスが正常に選択されているかどうかを
判定できない。

【０００８】上記条件を考慮して全てのアドレスについ
て検査を行う。全てのアドレスについて正常に検査アド
レスに一致するアドレスが出力されれば連想メモリの正
常性が検査されたことになる。

【０００９】ここで、プライオリティエンコーダの優先
順位の最も高いアドレスから検査を開始し、より優先度
の低いアドレスを順次指定して検査する場合を考える
と、以下のような問題がある。つまり、前記条件を満足
するために、検査対象の１回前のアドレスに記録したデ
ータを再びバックグラウンド（または検査データと相違
するデータ）に書き変え、検査アドレス以降のアドレス
に検査データと同一のデータを書き加える必要がある。
このような操作は、１アドレス毎の検査ステップを増加
し好ましくない。また、検査機能を半導体装置のチップ
内に形成した組み込みセルフテスト回路に実装すること
を考慮すれば、回路数の増加を来たし、それに伴うチッ
プ面積の占有、あるいは消費電力の増大を招く不具合が
ある。

【００１０】本発明の目的は、プライオリティエンコー
ダを持つ連想メモリの検索動作の検査において、冗長な
検査ステップを排除することにある。

【００１１】また、本発明の目的は、最短のステップで
メモリセル、ワードマッチ回路の不良を検査し、さら
に、プライオリティエンコーダ機能の不良を検査するこ
とにある。

【００１２】

【課題を解決するための手段】本願の発明の概略を説明
すれば、以下の通りである。つまり、本発明の検査方法
および半導体装置では、連想メモリセル、ワードマッチ
回路およびプライオリティエンコーダの検査をプライオ
リティエンコーダの優先順位の低いアドレスから順に行
う。

【００１３】このような検査方式では、検査の初めにバ
ックグラウンドデータとして検査データと相違するデー
タを書き込んでおき、最も優先度の低いアドレスに検査
データを書き込む。このアドレスが検査アドレスであ
る。優先度の高いアドレスにはバックグラウンドデータ
が書き込まれているから、検索動作においては検査デー
タが書き込まれているアドレス（ここでは最も優先度が
低いアドレス）が検索アドレスとして出力されるはずで
ある。検索アドレスと検査アドレスは連想メモリが正常
である限り一致するはずである。

【００１４】次に優先度の低いアドレスを発生し、この
アドレスを検査アドレスとして検査データを書き込む。
先に検査したアドレスのデータには何ら操作を加えな
い。このため、この段階では優先度の最も低いアドレス
と次に低いアドレスに検査データが書き込まれている。
その他のアドレスにはバックグラウンドデータが記録さ
れている。この状態で検査データを検索データとして検
索操作を行う。前記の通り最も優先度の高いマッチアド
レスは現在検査対象になっているアドレス（検査アドレ
ス）であるはずだから、検索結果として検査アドレスが
出力されるはずである。連想メモリが正常である限り検
査アドレスと検索アドレス（検索結果の出力アドレス）
は一致するはずである。以降全てのアドレスについて検
査されるまで順次優先順位の高いアドレスを指定して前
記検査操作を繰り返す。

【００１５】このような検査方法によれば、前回検査し
たデータについては検査データが書き込まれたままで放
置される。つまり、何らの消去操作あるいは書込み操作
が加えられない。また、未検査のアドレスについても検
査データと同一のデータを書き込む操作を行わない。つ
まり、１アドレスについてのデータ書込み操作は１回だ
けである。このため、検査ステップを最短に短縮するこ
とができる。

【００１６】また、本発明の半導体装置は、これら検査
ステップを組み込みセルフテスト（BIST:Built-in Self
Test）回路として実装したものである。前記方法で
は、最短に検査ステップが短縮されているので、これを
実装した回路では回路数を削減し、回路で占有される面
積を縮小できる。また、回路数の削減による消費電力の
削減をも図ることができる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。ただし、本発明は多くの異
なる態様で実施することが可能であり、本実施の形態の
記載内容に限定して解釈すべきではない。なお、実施の
形態の全体を通して同じ要素には同じ番号を付するもの
とする。

【００１８】図１は、本発明の一実施の形態である半導
体装置の概要を示したブロック図である。本実施の形態
の半導体装置は、連想メモリアレイ１、ワードマッチ回
路２、プライオリティエンコーダ３、アドレスデコーダ
４、データ書込・検索用ドライバ５、データ読出し用の
センスアンプ６および組み込みセルフテスト回路（ＢＩ
ＳＴ）７を含む。

【００１９】連想メモリ１には、アレイ状に配列された
メモリセルを有し、各メモリセルには検索データと記録
データの一致を判断する検索素子が設けられる。メモリ
セルはＳＲＡＭ（Static Random Access Memory）の場
合２つのインバータからなるフリップフロップと選択ト
ランジスタの６ＭＯＳ構造で構成できる。ＤＲＡＭ（Dy
namic Random Access Memory）の場合には選択トランジ
スタとキャパシタの２素子で構成できる。

【００２０】図２は、本実施の形態の連想メモリセルce
llの一例を示した回路図である。図３はワード線ＷＬに
沿った連想メモリセルcellの一致検出を行う回路の概要
を示したブロック図である。ここではＳＲＡＭを例示す
る。ＰＭＯＳ（ｐ型ＭＩＳＦＥＴ）とＮＭＯＳ（ｎ型Ｍ
ＩＳＦＥＴ）の直列接続からなるインバータＩＮＶ１、
ＩＮＶ２でフリップフロップ回路を構成する。フリップ
フロップのノードｎ１、ｎ２にｎ型の選択トランジスタ
（Ｑ１、Ｑ２）を接続し、Ｑ１、Ｑ２のゲートにワード
線ＷＬを接続する。ワード線をHighレベルにして選択動
作を行うことによりノードｎ１、ｎ２の電位がデータ線
ＤＬ、ＤＬバーに伝えられ、情報の読出しあるいは書込
みが行われる。データ線ＤＬ、ＤＬバーには互いに相補
的な信号が出力されるのは勿論である。また、データ検
索の際にもデータ線ＤＬ、ＤＬバーには互いに相補的な
信号が入力される。ノードｎ１、ｎ２には、ｎ型のトラ
ンジスタＱ３、Ｑ４のゲートが接続される。Ｑ３とＱ４
のドレインは各々データ線ＤＬ、ＤＬバーに接続され、
共通のソースは検索データと記録データの一致を検出す
るｐ型のトランジスタＱ５のゲートに接続される。各セ
ルcellの一致検出信号線MatchOは一致検出回路に入力さ
れる。

【００２１】トランジスタＱ３、Ｑ４、Ｑ５によりデー
タの一致検索が行われる。データ線ＤＬ、ＤＬバーの電
位とノードｎ１、ｎ２との電位が一致している場合には
Ｑ３とＱ４の共通のソース（ノードｎ３）はHighレベル
になる。このときｐ型のトランジスタＱ５はOFF状態で
ある。一致検出信号線MatchOをHighレベルにプリチャー
ジした状態で、ワード線WLに沿った全ての連想メモリセ
ルcellでＱ５がOFF状態であれば、MatchOのプリチャー
ジは維持される。一致検出回路にHighレベルが入力され
て当該ワード線ＷＬに沿ったセルのデータの一致が検出
される。一方、データ線ＤＬ、ＤＬバーの電位とノード
ｎ１、ｎ２との電位が一致しないときにはノードｎ３は
Lowレベルになり、Ｑ５はON状態になる。ワード線WLに
沿った連想メモリセルcellのうち１つでも不一致であれ
ばMatchOのプリチャージ電荷は放電されMatchOはLowレ
ベルになる。このようにしてメモリセルとデータ線との
一致あるいは不一致をワード単位で検出できる。なお、
検索には検索素子として排他的論理和（exclusiveＯ
Ｒ）ゲートを用いることもできる。

【００２２】ワードマッチ回路２は、連想メモリアレイ
１からの検索結果出力（MatchO）を受け、アドレス毎の
ワードの一致不一致を出力する。

【００２３】プライオリティエンコーダ３は、ワードマ
ッチ回路２の出力を受け、ワードが一致しているアドレ
ス線に対応するアドレスをバイナリコードで出力する。
一致するワードが複数存在する場合には、優先順位の最
も高いアドレスが出力される。ここでは、アドレス番号
の小さいアドレスが優先的に出力されるものとする。な
お、優先順位付けはその他の方式たとえばアドレス番号
の大きい方を優先度が高いとすることもできる。一致す
るワードが存在しない場合にはプライオリティエンコー
ダ３は不一致の信号を出力する。

【００２４】アドレスデコーダ４は、アドレス信号をバ
イナリコードで受けて、そのアドレスに対応するアドレ
ス線を活性化する。

【００２５】データ書込・データ検索用ドライバ５は、
連想メモリアレイにデータを書き込む際に、あるいはデ
ータ検索を行う場合に所定のデータ線（検索データ線）
へのデータの送出を行う。

【００２６】センスアンプ６は、メモリアレイからのデ
ータの読出しの際に、メモリセルに記録されているデー
タの状態を表す電位（チャージ）を検出する。センスア
ンプはデータ線ごとに、あるいは隣接するデータ線と共
用して設けられる。

【００２７】図４は、組み込みセルフテスト回路７の構
成の一例を示したブロック図である。本実施の形態の組
み込みセルフテスト回路７には、バックグラウンドデー
タ発生回路８、検査データ発生回路９、タイミング制御
回路１０、アドレス発生回路１１、比較回路１２、結果
フラグレジスタ１３を含む。

【００２８】バックグラウンドデータ発生回路８は、検
査の最初に連想メモリアレイ１に書き込まれるバックグ
ラウンドデータを発生する。タイミング制御回路１０に
より制御され、データバスにデータを送出する。

【００２９】検査データ発生回路９は、検査の各ステッ
プにおいて、検査アドレスに書き込まれる検査データを
生成する。タイミング制御回路１０により制御され、デ
ータバスにデータを送出する。また、各検査ステップに
おける検索データとして、検索データバスに検査データ
を送出する。

【００３０】タイミング制御回路１０は、バックグラウ
ンドデータ発生回路８、検査データ発生回路９、アドレ
ス発生回路１１、比較回路１２等各回路のデータ送出あ
るいはデータ読み取りのタイミングを制御する。また、
ワードマッチ回路２、プライオリティエンコーダ３、ア
ドレスデコーダ４、データ書込・検索ドライバ５等連想
メモリのその他の機能ブロックへの検査時の制御信号CN
TLを送出する。また、後に説明するアドレス位置のカウ
ンタ機能を有しても良い。

【００３１】アドレス発生回路１１は、検査の各ステッ
プにおいて、検査対象となるアドレス（検査アドレス）
を生成する。この検査アドレスは検査ステップごとに相
違する。各検査ステップが終了する毎に１アドレスづつ
減少する。なお、ここではアドレス番号の小さいものほ
どプライオリティエンコーダ３の優先順位が大きい場合
を例示しているので、アドレス発生回路１１のアドレス
は降順に発生されると説明している。が、逆にアドレス
番号の大きいものほど優先度が大きければ、アドレス発
生回路１１のアドレスは昇順に発生されることになる。
アドレス発生回路１１は、タイミング制御回路１０によ
り制御され、アドレスバスにアドレスデータを送出す
る。

【００３２】比較回路１２は、データバスから連想メモ
リアレイの各アドレス毎のセルに記録されたデータを取
得し、一方バックグラウンドデータ発生回路８からのバ
ックグラウンドデータを取得し、メモリセルに記録され
たデータとバックグラウンドデータとの比較を行う。比
較結果は結果フラグレジスタ１３に記録される。

【００３３】また、比較回路１２は、検索アドレスバス
からプライオリティエンコーダ３の出力データ（検索ア
ドレス）を取得し、一方アドレス発生回路１１からのア
ドレスデータ（検査アドレス）を取得し、検索アドレス
と検査アドレスとの比較を行う。比較結果は結果フラグ
レジスタ１３に記録される。

【００３４】なおここでは、比較回路１２が記録データ
の比較とアドレスデータの比較の２つの機能を併有する
例を示しているが、前記各々の機能ごとに別々の回路と
して構成されても良い。また、前記した組み込みセルフ
テスト回路７の構成は、あくまでも例示であり、バック
グラウンドデータの書込みおよび読み取り機能、読み取
られたデータとバックグラウンドデータとの比較機能、
検査アドレスへの検査データの書込み機能、検索制御機
能、検索アドレスと検査アドレスの比較機能を有する限
り、前記構成には限られない。たとえば、図５に示すよ
うに、バックグラウンドデータ発生回路８の機能と検査
データ発生回路９の機能を統合し、１つのデータ発生回
路１４を設けても良い。この場合、前記した比較回路１
２で比較されるバックグラウンドデータあるいは検査デ
ータはタイミング制御回路１０によって制御して生成で
きる。

【００３５】次に、本実施の形態の検査方法をフローチ
ャートに基づいて説明する。図６は本実施の形態の検査
方法の一例を示したフローチャートである。また、図７
は本実施の形態の検査方法の流れを擬似的に示したコマ
ンド列を示す図である。ステップ２０で処理を開始す
る。

【００３６】まず、連想メモリアレイ１の全アドレス
（全メモリセル）にバックグラウンドデータを書込む
（ステップ２１、行番号１）。ここで、バックグラウン
ドデータとして'000・・・00000'を例示する。「0」はワー
ドを構成するビット数だけ繰り返す。なお、バックグラ
ウンドデータは'000・・・00000'に限られず、他のビット
パターンを持つデータでもよい。

【００３７】バックグラウンドデータの書込みは、たと
えば以下の様に行う。タイミング制御回路１０で書込み
信号を生成する。アドレス発生回路１１で発生したアド
レスを指定して、バックグラウンドデータ発生回路８か
らバックグラウンドデータをデータバスに送出する。ア
ドレス発生回路１１のアドレスを順次変更して全アドレ
スにデータが書込まれるまで繰り返す。

【００３８】次に、バックグラウンドデータの読出しを
行う（ステップ２２、行番号２）。バックグラウンドデ
ータの読出しは、たとえばタイミング制御回路１０から
読出し制御信号を生成し、データバスから比較回路１２
に読出しデータを入力する。一方、比較回路１２にはバ
ックグラウンドデータ発生回路８からのバックグラウン
ドデータを入力し、両データの一致を判断する（ステッ
プ２３）。不一致が検出された場合には異常終了する
（ステップ２４）。この操作を全アドレスについて繰り
返し、全てのメモリセルにおいてバックグラウンドデー
タが書込まれ、かつ読み出されることを確認する。この
段階の検査をパスすることにより、メモリセルの記録・
読出し機能の正常性が確認される。全てのアドレスにつ
いてステップ２３での比較が一致する場合にはステップ
２５に進む。この段階の連想メモリアレイ１に記録され
ているデータを図８(ａ)に示す。全てのメモリセルには
「0」が記録されている。

【００３９】次にコントロールフラグｉに０を代入し
（ステップ２５）、検査アドレス番号ＡにＸ−ｉを代入
する（ステップ２６）。Ｘは最大アドレス番号（最終ア
ドレス）である。その後、アドレスＡに検査データを書
込む（ステップ２７、行番号３）。検査データの書込み
は、たとえば以下の様に行う。たとえばタイミング制御
回路１０で書込み信号を生成する。アドレス発生回路１
１で発生したアドレスを指定して、検査データ発生回路
９から検査データをデータバスに送出する。

【００４０】今、ｉ＝０であるから検査対象（書込み対
象）のアドレス（検査アドレス）はＸである。つまり現
ステップでアドレス発生回路１１により発生されるアド
レスはＸである。ここでは、検査データとして、'111・・
・11111'を例示する。「1」はワードを構成するビット数
だけ繰り返す。なお、検査データは'111・・・11111'に限
られず、バックグラウンドデータと異なる他のビットパ
ターンを持つデータでもよい。

【００４１】次に、前記検査データ'111・・・11111'を検
索データとして連想メモリの検索動作を行う（ステップ
２８、行番号４）。検索動作は、タイミング制御回路１
０で検索信号を生成し、検査データ発生回路９から検査
データをデータバス（検索データバス）に送出して行
う。この検索操作の結果は、プライオリティエンコーダ
３に出力され、検索アドレスバスを介して比較回路１２
に入力される。一方、比較回路１２にはアドレス発生回
路１１からの検査アドレスデータ（現ステップではＸ）
を入力し、両アドレスデータの一致を判断する（ステッ
プ２９）。不一致が検出された場合には異常終了する
（ステップ３０）。一致が検出された時にはステップ３
１に進む。

【００４２】現ステップにおいてはアドレスＸにのみ検
査データ'111・・・11111'が書込まれており、その他のデ
ータはバックグラウンドデータ'000・・・00000'のはずで
ある。よって連想メモリの検索機能が正常である限り検
索アドレスとして「Ｘ」が出力され、ステップ２９の比
較判断では一致が出力される。この段階の連想メモリア
レイ１に記録されているデータを図８（ｂ)に示す。ア
ドレスＸにのみデータ'111・・・11111'が書込まれ、その
他のデータは'000・・・00000'である。

【００４３】次に、ｉを１増加して（ステップ３１）、
ｉがＸ以上であるかを判断する（ステップ３２）。ｉが
Ｘ以上、つまり全てのアドレスについて異常が検出され
ずに検査が終了した場合には正常終了することになる
（ステップ３３）。現ステップではｉ（＝１）はＸ以下
であるからステップ２６に戻る。その後、前記と同様の
ステップを繰り返す。

【００４４】この２回目のループでは検査アドレスとし
てＸ−１が指定され（ステップ２６）、アドレスＸ−１
に検査データが書込まれる（ステップ２７、行番号
５）。現ループにおいては前回検査で書込まれたアドレ
スＸのデータ（'111・・・11111'）に対しては消去、再書
込み等の操作は何ら施されない。つまりアドレスＸ−１
に検査データが書込まれるだけである。

【００４５】そして前ループと同様に検査データを検索
データとして検索操作を行う（ステップ２８、行番号
６）。ここでは、検索データ（'111・・・11111'）に一致
するデータはアドレスＸとＸ−１に記録されている。こ
の段階の連想メモリアレイ１に記録されているデータを
図８（ｃ)に示す。アドレスＸおよびＸ−１にデータ'11
1・・・11111'が書込まれ、その他のデータは'000・・・0000
0'である。

【００４６】しかし、プライオリティエンコーダ３の優
先順位はアドレス番号の小さい方が高い（優先される）
ので、検索結果としての検索アドレスはＸ−１が出力さ
れることになる。よって、前記の通りステップ２９にお
ける比較判断では一致の判断が出力されるはずである。

【００４７】以降同様のループをｉがＸを超えるまで繰
り返す（ステップ３２）。図８（ｄ）は検査完了の１ル
ープ前の段階（行番号２Ｘ）の連想メモリアレイ１に記
録されているデータを示す。図８（ｅ）は検査完了時の
段階（行番号２Ｘ＋２）の連想メモリアレイ１に記録さ
れているデータを示す。検査完了時のループにおける検
索アドレスは最も優先度の高いアドレス０が出力される
ことになる。

【００４８】このように、本実施の形態では、検査が終
了したアドレスに対しては何ら操作を行わず、検査対象
のアドレスに対してのみ書込み操作が行われる。つまり
１アドレスの検査に対する書込みステップは１回（バッ
クグラウンドデータの書き込みを含めると２回）であ
る。このため、冗長な消去あるいは書込みステップを排
除でき、検査に必要な書き込みステップを最短に短縮で
きる。また、組み込みセルフテスト回路に実装した場合
を考慮すれば、書込み回路を１つ構成すればよい。さら
に本実施の形態では、連想メモリアレイの各セルの記録
・読出し動作に加えて、ワードマッチ回路およびプライ
オリティエンコーダの動作をも同時に検査できる。つま
り全ての機能が正常に発現される良品検査を最短のステ
ップで検査することができる。

【００４９】本実施の形態の場合と優先度の高い順に検
査する場合の検査に要する書込みダミーサーチステップ
を比較すると、優先度の高い方から順に検査する場合に
は、プライオリティエンコーダの検査のための書込みが
ｎ回（ｎは全アドレス数とする）、１番目のアドレスに
対する書込みダミーサーチが３回、２番目以降のアドレ
スに対する前アドレスデータの消去、現アドレスデータ
の消去とダミーサーチ、および現アドレスへの書込みが
４（ｎ−１）回、トータルで５ｎ−１回の書き込みが必
要になる。これに対し本実施の形態では前記の通り２ｎ
回の書き込みでよい。大幅なステップ数の削減（約５分
の２に削減）ができる。特に、検査データのデータパタ
ーンを複数用意して前記検査を複数回行う場合にはさら
に書込みダミーサーチステップの削減効果が顕著にな
る。たとえばアドレスワード数を２０４８、検査データ
パターン数を２とすると、優先順位の高い方から検査し
た場合には２０４７８回の書込みダミーサーチが必要で
あるが、本実施の形態によれば８１９２回の書込みで済
む。

【００５０】なお、ここでの優先度の高い順に検査する
場合の例では、検査アドレスより優先度の低いアドレス
に検査データと同一のデータを書き込む回数を最低限に
抑え、エンコーダーのプライオリティー性の検査を本実
施形態の場合と同じ完全性で行なうために、全アドレス
にあらかじめ検査データと同一のデータを書き、検査が
終わったアドレスのデータを書き換えていく方法を仮定
している。

【００５１】また、組み込みセルフテスト（ＢＩＳＴ）
回路に前記検査のアルゴリズムを実装する場合におい
て、本実施の形態の場合と優先度の高い方から順に検査
する場合との必要な書込み回路数を比較すると、優先度
の高い方から順に検査する場合には、１番目のアドレス
を検査する場合のデータ書込み回路、２番目以降のアド
レスを検査する場合の前アドレスのデータ消去回路、現
アドレスのデータ消去回路および現アドレスへのデータ
書込み回路、ダミーサーチ制御回路の５種類の回路が必
要である。これに対し、本実施の形態では、現アドレス
への書込み回路の１つでよい。たとえばアドレスワード
数を２０４８、データパターン数を２、設計ルール０．
２５μｍの製造技術を仮定すれば、優先度の高い方から
順に検査する場合には約１２５０セルの素子面積が必要
である。これに対し本実施の形態では約８００セルの素
子面積でよい。本実施の形態によれば素子面積として約
３６％の削減が図れる。この結果、素子面積を縮小して
高集積化に寄与できるとともに、ＢＩＳＴ回路で消費さ
れる電力を削減することが可能になる。

【００５２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能である。

【００５３】たとえば、前記実施の形態ではＳＲＡＭあ
るいはＤＲＡＭの場合について説明したが、たとえばＦ
ＲＡＭ、フラッシュＥＥＰＲＯＭ等不揮発性のメモリセ
ルに適用することも可能である。プライオリティエンコ
ーダの優先順位は降順あるいは昇順のようにアドレス番
号に対して順次移行する例を説明したが、優先順位はア
ドレスに対してその他の規則性を持って変化されてもよ
い。さらに、前記実施の形態では、本発明の検査アルゴ
リズム（方法）をＢＩＳＴ回路に実装した例を説明した
が、半導体装置のチップ外に設けられた外部回路によっ
て実現されても良い。また、バックグラウンドデータと
検査データとはそれらが互いに相違する限り任意のデー
タパターンを用いることができる。

【００５４】

【発明の効果】本願で開示される発明のうち、代表的な
ものによって得られる効果は、以下の通りである。すな
わち、プライオリティエンコーダを持つ連想メモリの検
索動作の検査において、冗長な検査ステップを排除する
ことができる。また、最短のステップでメモリセル、ワ
ードマッチ回路の不良を検査し、さらに、プライオリテ
ィエンコーダ機能の不良を検査することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の概要
を示したブロック図である。

【図２】本実施の形態の連想メモリセルの一例を示した
回路図である。

【図３】連想メモリセルの一致検出を行う回路の概要を
示したブロック図である。

【図４】組み込みセルフテスト回路の構成の一例を示し
たブロック図である。

【図５】組み込みセルフテスト回路の構成の他の例を示
したブロック図である。

【図６】本発明の一実施の形態である検査方法の一例を
示したフローチャートである。

【図７】本発明の一実施の形態である検査方法の流れを
擬似的に示したコマンド列を示す図である。

【図８】（ａ）〜（ｅ）は検査の各ステップにおける連
想メモリアレイに記録されているデータを示す図であ
る。

【符号の説明】

１…連想メモリアレイ、２…ワードマッチ回路、３…プ
ライオリティエンコーダ、４…アドレスデコーダ、５…
データ書込・データ検索用ドライバ、６…センスアン
プ、７…組み込みセルフテスト回路（ＢＩＳＴ）、８…
バックグラウンドデータ発生回路、９…検査データ発生
回路、１０…タイミング制御回路、１１…アドレス発生
回路、１２…比較回路、１３…結果フラグレジスタ、１
４…データ発生回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 陽太郎 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲 事業所内 (72)発明者 田中 正浩 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲 事業所内 (56)参考文献 特開 平８−190795（ＪＰ，Ａ) 特開 平５−128900（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 15/04

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 連想メモリアレイの全てのアドレスにバ
   ックグラウンドデータを書き込むバックグラウンドデー
   タ書込ステップと、 プライオリティエンコーダの優先度が最も低いアドレス
   を検査アドレスとして指定し、前記検査アドレスに前記
   バックグラウンドデータと相違する検査データを書き込
   む検査データ書込ステップと、 前記検査データを検索データとして前記連想メモリアレ
   イに記録されたデータを検索し、前記プライオリティエ
   ンコーダから前記検査データに一致するデータが記録さ
   れた検索アドレスを取得する検索アドレス取得ステップ
   と、 前記検査アドレスと前記検索アドレスとの一致を判断す
   るアドレス一致判断ステップと、 を含む半導体装置の検査方法。
2. 【請求項２】 前記検索アドレスを前記優先度が高くな
   る方向に順次変更し、全てのアドレスについて、前記検
   査データ書込ステップ、前記検索アドレス取得ステップ
   および前記アドレス一致判断ステップを繰り返す請求項
   １記載の半導体装置の検査方法。
3. 【請求項３】 前記バックグラウンドデータ書込ステッ
   プの後、 前記連想メモリセルからデータを読み出すデータ読出ス
   テップと、 前記読み出されたデータと前記バックグラウンドデータ
   との一致を判断するデータ一致判断ステップと、 をさらに有する請求項２記載の半導体装置の検査方法。
4. 【請求項４】 前記バックグラウンドデータ書込ステッ
   プ、データ読出ステップ、データ一致判断ステップ、検
   査データ書込ステップ、検索アドレス取得ステップおよ
   びアドレス一致判断ステップは、前記半導体装置のチッ
   プ内に実装された組み込みセルフテスト回路により実行
   される請求項３記載の半導体装置の検査方法。
5. 【請求項５】 連想メモリセルと、ワードマッチ回路
   と、プライオリティエンコーダとを含む半導体装置であ
   って、 前記プライオリティエンコーダの優先度が低い順にアド
   レスを生成するアドレス生成手段と、 前記アドレス生成手段から検査アドレスを取得し、検査
   データを前記連想メモリセルの前記検査アドレスに書き
   込む検査データ書込手段と、 前記検査データを検索対象とする前記プライオリティエ
   ンコーダからの出力アドレスと前記検査アドレスとの一
   致を判断するアドレス一致判断手段と、 を含む半導体装置。
6. 【請求項６】 前記連想メモリセルの全てのアドレスに
   バックグラウンドデータを書き込むバックグラウンドデ
   ータ書込手段をさらに含み、 前記検査データは前記バックグラウンドデータとは相違
   するものである請求項５記載の半導体装置。
7. 【請求項７】 前記連想メモリセルからデータを読み出
   し、前記データと前記バックグラウンドデータとを比較
   するデータ比較手段をさらに含む請求項６記載の半導体
   装置。
8. 【請求項８】 前記アドレス生成手段、検査データ書込
   手段、アドレス一致判断手段、バックグラウンドデータ
   書込手段およびデータ一致判断手段が、組み込みセルフ
   テスト回路としてチップ内に実装されている請求項７記
   載の半導体装置。