JP2000195300A - フラッシュメモリ及びその試験方法 - Google Patents
フラッシュメモリ及びその試験方法Info
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- JP2000195300A JP2000195300A JP37083998A JP37083998A JP2000195300A JP 2000195300 A JP2000195300 A JP 2000195300A JP 37083998 A JP37083998 A JP 37083998A JP 37083998 A JP37083998 A JP 37083998A JP 2000195300 A JP2000195300 A JP 2000195300A
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
Abstract
(57)【要約】
【課題】フラッシュメモリに簡単な構成を付加すること
により製品出荷前の試験時間を短縮する。 【解決手段】メモリブロック１０〜１７の各々にマスク
ＲＯＭセル行が備えられ、これらには互いに異なる値が
格納されている。ｉ＝１〜７の各々について、マスクＲ
ＯＭセル行選択回路５ｉは、試験モード信号＊ＴＭ及び
ブロック選択信号ＢＳｉが共に活性である時に、このブ
ロック選択信号に対応したメモリブロック１ｉ内のマス
クＲＯＭセルの転送ゲートをオンにする。ワード線選択
信号は、試験モード信号＊ＴＭが活性であるときに不活
性にされる。試験モードを活性化しブロック選択信号を
順次活性化してマスクＲＯＭセル行の内容を読み出し、
これを期待値と比較することにより、アドレス信号の配
線のショート等の試験が行われる。
により製品出荷前の試験時間を短縮する。 【解決手段】メモリブロック１０〜１７の各々にマスク
ＲＯＭセル行が備えられ、これらには互いに異なる値が
格納されている。ｉ＝１〜７の各々について、マスクＲ
ＯＭセル行選択回路５ｉは、試験モード信号＊ＴＭ及び
ブロック選択信号ＢＳｉが共に活性である時に、このブ
ロック選択信号に対応したメモリブロック１ｉ内のマス
クＲＯＭセルの転送ゲートをオンにする。ワード線選択
信号は、試験モード信号＊ＴＭが活性であるときに不活
性にされる。試験モードを活性化しブロック選択信号を
順次活性化してマスクＲＯＭセル行の内容を読み出し、
これを期待値と比較することにより、アドレス信号の配
線のショート等の試験が行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
及びその試験方法に関する。
及びその試験方法に関する。
【０００２】
【従来の技術】半導体メモリにおいて、アドレス信号の
配線間がショートしたり断線している場合には、複数の
ワード線が同時選択されたり誤ったワード線が選択され
たりするので、製品出荷前にこのような不良品を除去す
るための試験が行われる。この試験では、メモリにテス
トデータを書き込み、次にこれを読み出して、書き込ん
だデータと比較する。
配線間がショートしたり断線している場合には、複数の
ワード線が同時選択されたり誤ったワード線が選択され
たりするので、製品出荷前にこのような不良品を除去す
るための試験が行われる。この試験では、メモリにテス
トデータを書き込み、次にこれを読み出して、書き込ん
だデータと比較する。
【０００３】フラッシュメモリでは、この書き込みの前
に消去を行う必要がある。過剰消去すると、メモリセル
のフローティンゲートが正に帯電して誤読み出しが生ず
るので、メモリセル毎に、幅の短い消去パルスをメモリ
セルに供給し読み出しを行って消去が適正に行われてい
るかどうかを判定するという処理が繰り返し行われる。
このため、フラッシュメモリの消去動作に例えば５秒か
かり、量産品であるフラッシュメモリの試験時間が長く
なる原因となっていた。
に消去を行う必要がある。過剰消去すると、メモリセル
のフローティンゲートが正に帯電して誤読み出しが生ず
るので、メモリセル毎に、幅の短い消去パルスをメモリ
セルに供給し読み出しを行って消去が適正に行われてい
るかどうかを判定するという処理が繰り返し行われる。
このため、フラッシュメモリの消去動作に例えば５秒か
かり、量産品であるフラッシュメモリの試験時間が長く
なる原因となっていた。
【０００４】
【発明が解決しようとする課題】本発明の目的は、この
ような問題点に鑑み、フラッシュメモリに簡単な構成を
付加することにより製品出荷前の試験時間を短縮するこ
とが可能なフラッシュメモリ及びその試験方法を提供す
ることにある。
ような問題点に鑑み、フラッシュメモリに簡単な構成を
付加することにより製品出荷前の試験時間を短縮するこ
とが可能なフラッシュメモリ及びその試験方法を提供す
ることにある。
【０００５】
【課題を解決するための手段及びその作用効果】請求項
１では、複数のメモリブロックの１つがブロック選択信
号により選択され、選択された該メモリブロック内の１
つのワード線がワードデコーダを介しワード線選択信号
により選択され、選択された該ワード線に結合されたＥ
ＰＲＯＭセルの内容がビット線上に読み出されるフラッ
シュメモリにおいて、各該メモリブロックに備えられ、
互いに異なる値が格納され、転送ゲートがオンの時に記
憶内容がビット線上に読み出されるマスクＲＯＭセルを
複数備えたマスクＲＯＭセル行と、試験モード信号及び
該ブロック選択信号が共に活性である時に、このブロッ
ク選択信号に対応したメモリブロック内の該転送ゲート
をオンにするマスクＲＯＭセル行選択回路とを有し、該
試験モード信号が活性であるときに該ワード線選択信号
が不活性にされる。
１では、複数のメモリブロックの１つがブロック選択信
号により選択され、選択された該メモリブロック内の１
つのワード線がワードデコーダを介しワード線選択信号
により選択され、選択された該ワード線に結合されたＥ
ＰＲＯＭセルの内容がビット線上に読み出されるフラッ
シュメモリにおいて、各該メモリブロックに備えられ、
互いに異なる値が格納され、転送ゲートがオンの時に記
憶内容がビット線上に読み出されるマスクＲＯＭセルを
複数備えたマスクＲＯＭセル行と、試験モード信号及び
該ブロック選択信号が共に活性である時に、このブロッ
ク選択信号に対応したメモリブロック内の該転送ゲート
をオンにするマスクＲＯＭセル行選択回路とを有し、該
試験モード信号が活性であるときに該ワード線選択信号
が不活性にされる。
【０００６】このフラッシュメモリによれば、試験モー
ドを活性化しブロック選択信号を順次活性化してマスク
ＲＯＭセル行の内容を読み出し、これを期待値と比較す
ることにより、アドレス信号の配線のショート等の試験
が行われるので、従来行われていたＥＰＲＯＭセルに対
する消去及び書き込みの動作が不要となって、量産品で
あるフラッシュメモリの製品出荷前試験時間が従来より
も大幅に短縮される。
ドを活性化しブロック選択信号を順次活性化してマスク
ＲＯＭセル行の内容を読み出し、これを期待値と比較す
ることにより、アドレス信号の配線のショート等の試験
が行われるので、従来行われていたＥＰＲＯＭセルに対
する消去及び書き込みの動作が不要となって、量産品で
あるフラッシュメモリの製品出荷前試験時間が従来より
も大幅に短縮される。
【０００７】請求項２のフラッシュメモリでは、請求項
１において、上記メモリブロック毎に該メモリブロック
に対応した上記ワードデコーダ及び上記マスクＲＯＭセ
ル行選択回路が並置されている。
１において、上記メモリブロック毎に該メモリブロック
に対応した上記ワードデコーダ及び上記マスクＲＯＭセ
ル行選択回路が並置されている。
【０００８】このフラッシュメモリによれば、ワードデ
コーダ間のスペースが有効利用されると共に、マスクＲ
ＯＭセル行選択回路の出力配線の引き回しが回避され
る。
コーダ間のスペースが有効利用されると共に、マスクＲ
ＯＭセル行選択回路の出力配線の引き回しが回避され
る。
【０００９】請求項３のフラッシュメモリでは、請求項
２において、上記ワードデコーダは、上記試験モード信
号が活性のとき不活性になり、該試験モード信号が不活
性でこのワードデコーダに対応した上記ブロック選択信
号が活性であるとき活性になる。
２において、上記ワードデコーダは、上記試験モード信
号が活性のとき不活性になり、該試験モード信号が不活
性でこのワードデコーダに対応した上記ブロック選択信
号が活性であるとき活性になる。
【００１０】請求項４のフラッシュメモリでは、請求項
１乃至３のいずれか１つにおいて、上記転送ゲートは、
コラム選択回路を介して上記ビット線に接続されてい
る。
１乃至３のいずれか１つにおいて、上記転送ゲートは、
コラム選択回路を介して上記ビット線に接続されてい
る。
【００１１】このフラッシュメモリによれば、試験にお
いてコラムアドレスを任意の値にすることが可能とな
る。
いてコラムアドレスを任意の値にすることが可能とな
る。
【００１２】請求項５のフラッシュメモリでは、請求項
１乃至４のいずれか１つにおいて、ある外部信号入力端
子が通常使用時の範囲外の電位であるときに上記試験モ
ード信号を活性化する試験モード信号生成回路をさらに
有する。
１乃至４のいずれか１つにおいて、ある外部信号入力端
子が通常使用時の範囲外の電位であるときに上記試験モ
ード信号を活性化する試験モード信号生成回路をさらに
有する。
【００１３】このフラッシュメモリによれば、試験モー
ド信号専用の外部端子を備える必要がない。
ド信号専用の外部端子を備える必要がない。
【００１４】請求項６のフラッシュメモリでは、請求項
１乃至５のいずれか１つにおいて、上記マスクＲＯＭセ
ルは、その内容に対応してエンハンスト型又はデプレッ
ション型のＭＯＳトランジスタで形成されている。
１乃至５のいずれか１つにおいて、上記マスクＲＯＭセ
ルは、その内容に対応してエンハンスト型又はデプレッ
ション型のＭＯＳトランジスタで形成されている。
【００１５】請求項７のフラッシュメモリでは、請求項
１乃至５のいずれか１つにおいて、上記マスクＲＯＭセ
ルは、その内容に対応して配線が形成され又は形成され
ていない部分である。
１乃至５のいずれか１つにおいて、上記マスクＲＯＭセ
ルは、その内容に対応して配線が形成され又は形成され
ていない部分である。
【００１６】請求項８のフラッシュメモリの試験方法で
は、請求項１乃至７のいずれか１つに記載のフラッシュ
メモリを用意し、上記試験モード信号を活性化させ、上
記ブロック選択信号を変化させながら上記マスクＲＯＭ
セル行の内容を読み出し、読み出した該内容を期待値と
比較し、該内容と該期待値とが不一致のときに該フラッ
シュメモリが不良であると判定する。
は、請求項１乃至７のいずれか１つに記載のフラッシュ
メモリを用意し、上記試験モード信号を活性化させ、上
記ブロック選択信号を変化させながら上記マスクＲＯＭ
セル行の内容を読み出し、読み出した該内容を期待値と
比較し、該内容と該期待値とが不一致のときに該フラッ
シュメモリが不良であると判定する。
【００１７】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。
施形態を説明する。
【００１８】［第１実施形態］図１は、本発明の第１実
施形態のフラッシュメモリの概略構成を示すブロック図
である。
施形態のフラッシュメモリの概略構成を示すブロック図
である。
【００１９】メモリセルアレイは、メモリブロック１０
〜１７に分けられ、これらに対応してそれぞれワードデ
コーダ２０〜２７が並置されている。
〜１７に分けられ、これらに対応してそれぞれワードデ
コーダ２０〜２７が並置されている。
【００２０】外部から供給されるアドレスＡＤＲはアド
レスバッファレジスタ３０に保持され、そのブロックア
ドレスＢＡ及びワードアドレスＷＡがそれぞれプリデコ
ーダ３１及び３２でデコードされて、その出力ＢＳ０〜
ＢＳ７の１つのみ及び出力Ｗ０〜Ｗｎの１つのみが活性
化される。ブロック選択信号ＢＳ０〜ＢＳ７はそれぞれ
ワードデコーダ２０〜２７に供給されて、ワードデコー
ダ２０〜２７が活性／不活性にされる。ワード選択信号
Ｗ０〜Ｗｎは共にワードデコーダ２０〜２７に供給さ
れ、これにより、活性化されたワードデコーダの出力の
１つが活性化される。ワード線選択信号により活性化さ
れたワード線に接続されているＥＰＲＯＭセルから、そ
の内容がビット線上に読み出される。
レスバッファレジスタ３０に保持され、そのブロックア
ドレスＢＡ及びワードアドレスＷＡがそれぞれプリデコ
ーダ３１及び３２でデコードされて、その出力ＢＳ０〜
ＢＳ７の１つのみ及び出力Ｗ０〜Ｗｎの１つのみが活性
化される。ブロック選択信号ＢＳ０〜ＢＳ７はそれぞれ
ワードデコーダ２０〜２７に供給されて、ワードデコー
ダ２０〜２７が活性／不活性にされる。ワード選択信号
Ｗ０〜Ｗｎは共にワードデコーダ２０〜２７に供給さ
れ、これにより、活性化されたワードデコーダの出力の
１つが活性化される。ワード線選択信号により活性化さ
れたワード線に接続されているＥＰＲＯＭセルから、そ
の内容がビット線上に読み出される。
【００２１】アドレスバッファレジスタ３０内のコラム
アドレスＣＡの最上位ビットでコラムデコーダ３４と３
５との一方が活性化され、活性化されたコラムデコーダ
によりコラムアドレスＣＡの最上位ビットを除くビット
がデコードされる。このフラッシュメモリは、４ビット
並列入出力型であり、メモリブロック１０〜１３の各々
がコラムスイッチ回路３６との関係で、点線で示すよう
に４分割され、同様に、メモリブロック１４〜１７の各
々がコラムスイッチ回路３７との関係で、点線で示すよ
うに４分割されている。例えばメモリブロック１０は、
領域１０１〜１０４に分割されている。
アドレスＣＡの最上位ビットでコラムデコーダ３４と３
５との一方が活性化され、活性化されたコラムデコーダ
によりコラムアドレスＣＡの最上位ビットを除くビット
がデコードされる。このフラッシュメモリは、４ビット
並列入出力型であり、メモリブロック１０〜１３の各々
がコラムスイッチ回路３６との関係で、点線で示すよう
に４分割され、同様に、メモリブロック１４〜１７の各
々がコラムスイッチ回路３７との関係で、点線で示すよ
うに４分割されている。例えばメモリブロック１０は、
領域１０１〜１０４に分割されている。
【００２２】コラムデコーダ３４が活性化されると、コ
ラムスイッチ回路３６は、コラムデコーダ３４の出力に
応じて、４領域の各々について１つのビット線を選択し
Ｉ／Ｏバス３８と導通させる。コラムデコーダ３５が活
性化されると、コラムスイッチ回路３７は、コラムデコ
ーダ３５の出力に応じて、４領域の各々について１つの
ビット線を選択しＩ／Ｏバス３８と導通させる。Ｉ／Ｏ
バス３８は、リード／ライトアンプ３９を介して外部端
子に接続されている。例えばリードの場合、Ｉ／Ｏバス
３８上のデータがリード／ライトアンプ３９で増幅さ
れ、ＤＡＴＡとして外部に取り出される。
ラムスイッチ回路３６は、コラムデコーダ３４の出力に
応じて、４領域の各々について１つのビット線を選択し
Ｉ／Ｏバス３８と導通させる。コラムデコーダ３５が活
性化されると、コラムスイッチ回路３７は、コラムデコ
ーダ３５の出力に応じて、４領域の各々について１つの
ビット線を選択しＩ／Ｏバス３８と導通させる。Ｉ／Ｏ
バス３８は、リード／ライトアンプ３９を介して外部端
子に接続されている。例えばリードの場合、Ｉ／Ｏバス
３８上のデータがリード／ライトアンプ３９で増幅さ
れ、ＤＡＴＡとして外部に取り出される。
【００２３】試験モード信号生成回路４０は、比較器を
備え、通常使用時の高レベル電位より高い電位ＶＨＨが
外部入力端子４１に印加されると試験モード信号＊ＴＭ
を低レベルにし、そうでない場合（通常使用時）には試
験モード信号＊ＴＭを高レベルにする。試験モード信号
＊ＴＭは、ワードデコーダ２０〜２７に供給され、試験
モード信号＊ＴＭが低レベルの場合にはブロック選択信
号ＢＳ０〜ＢＳ７の値によらずワードデコーダ２０〜２
７が不活性にされる。
備え、通常使用時の高レベル電位より高い電位ＶＨＨが
外部入力端子４１に印加されると試験モード信号＊ＴＭ
を低レベルにし、そうでない場合（通常使用時）には試
験モード信号＊ＴＭを高レベルにする。試験モード信号
＊ＴＭは、ワードデコーダ２０〜２７に供給され、試験
モード信号＊ＴＭが低レベルの場合にはブロック選択信
号ＢＳ０〜ＢＳ７の値によらずワードデコーダ２０〜２
７が不活性にされる。
【００２４】動作モードは、この試験モード信号＊ＴＭ
と、読み出し、書き込み及び消去を識別するモード信号
Ｒ／Ｗ／Ｅとにより定まり、これらの信号は、制御回路
４２を介して電源回路４３に供給される。フラッシュメ
モリでは、読み出し、書き込み、消去及び試験の各モー
ドに応じて、ワード線、ビット線及びソース線にそれぞ
れ電源電位ＶＷ、ＶＢ及びＶＳが供給される。これらの
電位は、選択及び非選択によっても異なり、電源回路４
３により生成される。電位ＶＷはワードデコーダ２０〜
２７へ供給され、電位ＶＢはコラムスイッチ回路３６及
び３７に供給される。回路全体の制御は、制御回路４２
により行われる。
と、読み出し、書き込み及び消去を識別するモード信号
Ｒ／Ｗ／Ｅとにより定まり、これらの信号は、制御回路
４２を介して電源回路４３に供給される。フラッシュメ
モリでは、読み出し、書き込み、消去及び試験の各モー
ドに応じて、ワード線、ビット線及びソース線にそれぞ
れ電源電位ＶＷ、ＶＢ及びＶＳが供給される。これらの
電位は、選択及び非選択によっても異なり、電源回路４
３により生成される。電位ＶＷはワードデコーダ２０〜
２７へ供給され、電位ＶＢはコラムスイッチ回路３６及
び３７に供給される。回路全体の制御は、制御回路４２
により行われる。
【００２５】メモリブロック１０〜１７の各々には、マ
スクＲＯＭセル行が備えられ、例えばメモリブロック１
０にはマスクＲＯＭセルＭ１〜Ｍ４の行が備えられてい
る。各マスクＲＯＭセル行は、上記４領域の各々に１つ
のマスクＲＯＭセルを有する。メモリブロック１０〜１
７内のマスクＲＯＭセル行の転送ゲートはそれぞれ、ダ
ミーワード線を介してマスクＲＯＭセル行選択回路５０
〜５７の出力端に接続されている。回路５０〜５７はそ
れぞれ、メモリブロック１０〜１７と並置され、かつ、
ワードデコーダ２０〜２７と並置され、これによりワー
ドデコーダ間のスペースが有効利用されると共に、回路
５０〜５７の出力配線の引き回しが回避される。
スクＲＯＭセル行が備えられ、例えばメモリブロック１
０にはマスクＲＯＭセルＭ１〜Ｍ４の行が備えられてい
る。各マスクＲＯＭセル行は、上記４領域の各々に１つ
のマスクＲＯＭセルを有する。メモリブロック１０〜１
７内のマスクＲＯＭセル行の転送ゲートはそれぞれ、ダ
ミーワード線を介してマスクＲＯＭセル行選択回路５０
〜５７の出力端に接続されている。回路５０〜５７はそ
れぞれ、メモリブロック１０〜１７と並置され、かつ、
ワードデコーダ２０〜２７と並置され、これによりワー
ドデコーダ間のスペースが有効利用されると共に、回路
５０〜５７の出力配線の引き回しが回避される。
【００２６】マスクＲＯＭセル行選択回路５０〜５７に
はそれぞれブロック選択信号ＢＳ０〜ＢＳ７が供給さ
れ、さらに、試験モード信号＊ＴＭが共通に供給され
る。ｉ＝０〜７の各々について、試験モード信号＊ＴＭ
及びブロック選択信号ＢＳｉが共に活性である場合にマ
スクＲＯＭセル行選択回路５ｉの出力が活性になって、
これに対応したマスクＲＯＭセル行が選択される。
はそれぞれブロック選択信号ＢＳ０〜ＢＳ７が供給さ
れ、さらに、試験モード信号＊ＴＭが共通に供給され
る。ｉ＝０〜７の各々について、試験モード信号＊ＴＭ
及びブロック選択信号ＢＳｉが共に活性である場合にマ
スクＲＯＭセル行選択回路５ｉの出力が活性になって、
これに対応したマスクＲＯＭセル行が選択される。
【００２７】マスクＲＯＭセルＭ１〜Ｍ４の転送ゲート
の電流路一端はそれぞれ、コラムスイッチ回路３６によ
り同時に選択されるビット線に接続され、他のマスクＲ
ＯＭセル行についても同様である。
の電流路一端はそれぞれ、コラムスイッチ回路３６によ
り同時に選択されるビット線に接続され、他のマスクＲ
ＯＭセル行についても同様である。
【００２８】図２は、図１の回路の一部の詳細を示す。
【００２９】ワードデコーダ２０では、アンドゲート２
００にブロック選択信号ＢＳ０及び試験モード信号＊Ｔ
Ｍが供給され、その出力がアンドゲート２０１〜２０ｎ
の一方に入力端に供給される。アンドゲート２０１〜２
０ｎの他方の入力端にはそれぞれ、ワード選択信号Ｗ０
〜Ｗｎが供給される。メモリブロックの単位は、例えば
セクターである。
００にブロック選択信号ＢＳ０及び試験モード信号＊Ｔ
Ｍが供給され、その出力がアンドゲート２０１〜２０ｎ
の一方に入力端に供給される。アンドゲート２０１〜２
０ｎの他方の入力端にはそれぞれ、ワード選択信号Ｗ０
〜Ｗｎが供給される。メモリブロックの単位は、例えば
セクターである。
【００３０】アンドゲート２０１〜２０ｎの出力はそれ
ぞれ、回路６０のレベルシフト回路６０１〜６０ｎを介
してワード線ＷＬ０〜ＷＬｎに接続されている。レベル
シフト回路６０１〜６０ｎはいずれも、電源回路４３か
らの電源電位ＶＷにより動作し、入力が低レベル及び高
レベルのときそれぞれ０Ｖ及び電位ＶＷを出力する。
ぞれ、回路６０のレベルシフト回路６０１〜６０ｎを介
してワード線ＷＬ０〜ＷＬｎに接続されている。レベル
シフト回路６０１〜６０ｎはいずれも、電源回路４３か
らの電源電位ＶＷにより動作し、入力が低レベル及び高
レベルのときそれぞれ０Ｖ及び電位ＶＷを出力する。
【００３１】ワード線ＷＬ０〜ＷＬｎは、ビット線ＢＬ
０〜ＢＬＭと離間して交差しており、各交差部にＥＰＲ
ＯＭセルが接続されている。例えばＥＰＲＯＭセル７０
は、そのコントロールゲート、ドレイン及びソースがそ
れぞれワード線ＷＬ０、ビット線ＢＬ０及びソース線Ｓ
Ｌ１に接続されている。
０〜ＢＬＭと離間して交差しており、各交差部にＥＰＲ
ＯＭセルが接続されている。例えばＥＰＲＯＭセル７０
は、そのコントロールゲート、ドレイン及びソースがそ
れぞれワード線ＷＬ０、ビット線ＢＬ０及びソース線Ｓ
Ｌ１に接続されている。
【００３２】ＥＰＲＯＭセルは、コントロールゲートと
チャンネル領域との間にフローティングゲートが備えら
れており、フローティングゲートを充電又は放電させる
ことにより書き込み又は消去が行われ、フローティング
ゲートの電荷量に応じてＥＰＲＯＭセルの閾値電圧が変
化する。
チャンネル領域との間にフローティングゲートが備えら
れており、フローティングゲートを充電又は放電させる
ことにより書き込み又は消去が行われ、フローティング
ゲートの電荷量に応じてＥＰＲＯＭセルの閾値電圧が変
化する。
【００３３】メモリブロック単位で消去動作を可能にす
るために、ソース線はメモリブロック単位で共通になっ
ている。図２中のＳＬ２は、図１のメモリブロック１１
に共通のソース線である。
るために、ソース線はメモリブロック単位で共通になっ
ている。図２中のＳＬ２は、図１のメモリブロック１１
に共通のソース線である。
【００３４】試験モードでなく且つＥＰＲＯＭセル７０
が選択されているときのビット線ＢＬ０、ワード線ＷＬ
０及びソース線ＳＬ１の電位の具体例は、次の通りであ
る。
が選択されているときのビット線ＢＬ０、ワード線ＷＬ
０及びソース線ＳＬ１の電位の具体例は、次の通りであ
る。
【００３５】ライトの場合、ＢＬ０＝５．５Ｖ、ＷＬ０
＝９Ｖ、ＳＬ１＝０Ｖ リードの場合、ＢＬ０＝１Ｖ、ＷＬ０＝５Ｖ、ＳＬ１＝
０Ｖ 消去の場合、ＢＬ０＝オープン、ＷＬ０＝−８Ｖ、ＳＬ
１＝５Ｖ 非選択の場合、ワード線ＷＬ０、ビット線ＢＬ０及びソ
ース線ＳＬ１はいずれもモードによらず０Ｖである。但
し、消去モードの場合、ビット線ＢＬ０はオープン状態
にされる。
＝９Ｖ、ＳＬ１＝０Ｖ リードの場合、ＢＬ０＝１Ｖ、ＷＬ０＝５Ｖ、ＳＬ１＝
０Ｖ 消去の場合、ＢＬ０＝オープン、ＷＬ０＝−８Ｖ、ＳＬ
１＝５Ｖ 非選択の場合、ワード線ＷＬ０、ビット線ＢＬ０及びソ
ース線ＳＬ１はいずれもモードによらず０Ｖである。但
し、消去モードの場合、ビット線ＢＬ０はオープン状態
にされる。
【００３６】マスクＲＯＭセル行選択回路５０では、試
験モード信号＊ＴＭがインバータ５００を介してアンド
ゲート５０１の一方の入力端に供給され、アンドゲート
５０１の他方の入力端にブロック選択信号ＢＳ０が供給
される。アンドゲート５０１の出力端には、ダミーワー
ド線ＤＷＬ０が接続されている。
験モード信号＊ＴＭがインバータ５００を介してアンド
ゲート５０１の一方の入力端に供給され、アンドゲート
５０１の他方の入力端にブロック選択信号ＢＳ０が供給
される。アンドゲート５０１の出力端には、ダミーワー
ド線ＤＷＬ０が接続されている。
【００３７】領域１０１内のマスクＲＯＭセルＭ１で
は、ビット線ＢＬ０に転送ゲート７１を介してＮＭＯＳ
トランジスタ７２が接続され、転送ゲート７１のゲート
電極がダミーワード線ＤＷＬ０に接続されている。ＮＭ
ＯＳトランジスタ７２は、そのゲートとソース間が接続
され、ソースがグランド線に接続されている。ＮＭＯＳ
トランジスタ７２としては、例えば、記憶状態‘０’の
ときにノーマルオンのデプレッション型が用いられ、記
憶状態‘１’のときにノーマルオフのエンハンスメント
型が用いられる。図２では、セルＭ１のＮＭＯＳトラン
ジスタ７２がデプレッション型で、セルＭ５のＮＭＯＳ
トランジスタ８２がエンハンスメント型である場合を示
している。
は、ビット線ＢＬ０に転送ゲート７１を介してＮＭＯＳ
トランジスタ７２が接続され、転送ゲート７１のゲート
電極がダミーワード線ＤＷＬ０に接続されている。ＮＭ
ＯＳトランジスタ７２は、そのゲートとソース間が接続
され、ソースがグランド線に接続されている。ＮＭＯＳ
トランジスタ７２としては、例えば、記憶状態‘０’の
ときにノーマルオンのデプレッション型が用いられ、記
憶状態‘１’のときにノーマルオフのエンハンスメント
型が用いられる。図２では、セルＭ１のＮＭＯＳトラン
ジスタ７２がデプレッション型で、セルＭ５のＮＭＯＳ
トランジスタ８２がエンハンスメント型である場合を示
している。
【００３８】試験モードの場合には、試験モード信号＊
ＴＭが低レベルであるので、アンドゲート２００の出力
が低レベルとなって、ワードデコーダ２０が不活性、す
なわちアンドゲート２０１〜２０ｎの出力がブロック選
択信号ＢＳ０の値によらず低レベルとなる。これによ
り、ワード線ＷＬ０〜ＷＬｎが０Ｖになる。このとき、
ブロック選択信号ＢＳ０が高レベルであれば、ダミーワ
ード線ＤＷＬ０が高レベル、例えば５Ｖとなり、マスク
ＲＯＭセルＭ１〜Ｍ４の転送ゲートがオンになる。
ＴＭが低レベルであるので、アンドゲート２００の出力
が低レベルとなって、ワードデコーダ２０が不活性、す
なわちアンドゲート２０１〜２０ｎの出力がブロック選
択信号ＢＳ０の値によらず低レベルとなる。これによ
り、ワード線ＷＬ０〜ＷＬｎが０Ｖになる。このとき、
ブロック選択信号ＢＳ０が高レベルであれば、ダミーワ
ード線ＤＷＬ０が高レベル、例えば５Ｖとなり、マスク
ＲＯＭセルＭ１〜Ｍ４の転送ゲートがオンになる。
【００３９】フラッシュメモリのメーカは、フラッシュ
メモリの出荷前において、アドレス信号の配線のショー
トや断線等による不良品を除去するために、不図示の試
験装置により試験を行う。この装置は、コンピュータを
備え、各フラッシュメモリに対し図３に示す処理を実行
する。以下、括弧内は図３中のステップ識別符号であ
る。
メモリの出荷前において、アドレス信号の配線のショー
トや断線等による不良品を除去するために、不図示の試
験装置により試験を行う。この装置は、コンピュータを
備え、各フラッシュメモリに対し図３に示す処理を実行
する。以下、括弧内は図３中のステップ識別符号であ
る。
【００４０】簡単化のために、第ｉ行のマスクＲＯＭセ
ル行には製造段階で値ｉが格納され、また、マスクＲＯ
Ｍセルが接続されたビット線はコラムアドレスＣＡを０
とすることにより選択されるとする。
ル行には製造段階で値ｉが格納され、また、マスクＲＯ
Ｍセルが接続されたビット線はコラムアドレスＣＡを０
とすることにより選択されるとする。
【００４１】（９０）外部入力端子４１に高レベル電位
ＶＨＨを印加し、また、アドレスバッファレジスタ３０
にアドレスＡＤＲ＝０を保持させる。これにより、試験
モード信号＊ＴＭが低レベルとなり、ブロックアドレス
ＢＡ＝０、コラムアドレスＣＡ＝０となる。
ＶＨＨを印加し、また、アドレスバッファレジスタ３０
にアドレスＡＤＲ＝０を保持させる。これにより、試験
モード信号＊ＴＭが低レベルとなり、ブロックアドレス
ＢＡ＝０、コラムアドレスＣＡ＝０となる。
【００４２】（９１）フラッシュメモリでは、ブロック
選択信号ＢＳｉが活性化されて、第ｉ行のマスクＲＯＭ
セル行からその内容が読み出され、ＤＡＴＡとして出力
される。ここにｉの値は、ＢＡに等しい。
選択信号ＢＳｉが活性化されて、第ｉ行のマスクＲＯＭ
セル行からその内容が読み出され、ＤＡＴＡとして出力
される。ここにｉの値は、ＢＡに等しい。
【００４３】（９２）このＤＡＴＡを、期待値ＢＡと比
較し、両者が等しければステップ９３へ進み、そうでな
ければステップ９６へ進む。
較し、両者が等しければステップ９３へ進み、そうでな
ければステップ９６へ進む。
【００４４】（９３）ＢＡ≦７であればステップ９４へ
進み、そうでなければステップ９５へ進む。
進み、そうでなければステップ９５へ進む。
【００４５】（９４）ＢＡを１だけインクリメントし、
ステップ９１へ戻る。
ステップ９１へ戻る。
【００４６】（９５）フラッシュメモリが良品であると
判定し、処理を終了する。
判定し、処理を終了する。
【００４７】（９６）フラッシュメモリが不良品である
と判定し、処理を終了する。
と判定し、処理を終了する。
【００４８】本第１実施形態では、各メモリブロックに
マスクＲＯＭセル行を備え、試験モードの場合にワード
デコーダ２０〜２７を不活性にしてマスクＲＯＭセル行
の出力を順次読み出し、これを期待値と比較することに
より、アドレス信号の配線のショート等の試験が行われ
るので、従来行われていたＥＰＲＯＭセルに対する消去
及び書き込みの動作が不要となって、量産品であるフラ
ッシュメモリの製品出荷前試験時間が従来よりも大幅に
短縮される。
マスクＲＯＭセル行を備え、試験モードの場合にワード
デコーダ２０〜２７を不活性にしてマスクＲＯＭセル行
の出力を順次読み出し、これを期待値と比較することに
より、アドレス信号の配線のショート等の試験が行われ
るので、従来行われていたＥＰＲＯＭセルに対する消去
及び書き込みの動作が不要となって、量産品であるフラ
ッシュメモリの製品出荷前試験時間が従来よりも大幅に
短縮される。
【００４９】［第２実施形態］図４は、図２に対応した
第２実施形態の回路を示す。
第２実施形態の回路を示す。
【００５０】この回路では、図２のマスクＲＯＭセルＭ
１及びＭ５の替わりにマスクＲＯＭセルＭ１Ａ及びＭ５
Ａを用いている。マスクＲＯＭセルＭ１Ａでは、転送ゲ
ート７１Ａとグランド線との間に導通部７２Ａが接続さ
れており、マスクＲＯＭセルＭ５Ａでは、転送ゲート８
１Ａとグランド線との間に遮断部８２Ａが接続されてい
る。導通部７２Ａ及び７４Ａは、マスクＲＯＭセルのパ
ターンにより形成される。
１及びＭ５の替わりにマスクＲＯＭセルＭ１Ａ及びＭ５
Ａを用いている。マスクＲＯＭセルＭ１Ａでは、転送ゲ
ート７１Ａとグランド線との間に導通部７２Ａが接続さ
れており、マスクＲＯＭセルＭ５Ａでは、転送ゲート８
１Ａとグランド線との間に遮断部８２Ａが接続されてい
る。導通部７２Ａ及び７４Ａは、マスクＲＯＭセルのパ
ターンにより形成される。
【００５１】他の点は、上記第１実施形態と同一であ
る。
る。
【００５２】［第３実施形態］図５は、本発明の第３実
施形態の、図１の回路の一部に対応した回路を示す。
施形態の、図１の回路の一部に対応した回路を示す。
【００５３】この回路では、マスクＲＯＭセルＭ１がコ
ラムスイッチ回路３６を介してメモリブロック１０１Ａ
のビット線に接続されている。これにより、試験におい
ては、コラムアドレスＣＡを任意の値にすることができ
る。他の点は、上記第１実施形態と同一である。
ラムスイッチ回路３６を介してメモリブロック１０１Ａ
のビット線に接続されている。これにより、試験におい
ては、コラムアドレスＣＡを任意の値にすることができ
る。他の点は、上記第１実施形態と同一である。
【００５４】なお、本発明には外にも種々の変形例が含
まれる。
まれる。
【００５５】例えば、１つのメモリブロックに複数のマ
スクＲＯＭセル行を備えることにより、不良検出率を高
くしてもよい。この場合、例えば、１つのメモリブロッ
クに対し、２つのマスクＲＯＭセル行を備えると共に図
２のマスクＲＯＭセル行選択回路５０を２つ備え、両マ
スクＲＯＭセル行選択回路のアンドゲートにそれぞれワ
ード選択信号Ｗ０及びこれをインバータに通した信号を
供給し、試験時にはブロックアドレスＢＡとワードアド
レスＷＡとの組の値を変化させてマスクＲＯＭセル行を
順次選択する。
スクＲＯＭセル行を備えることにより、不良検出率を高
くしてもよい。この場合、例えば、１つのメモリブロッ
クに対し、２つのマスクＲＯＭセル行を備えると共に図
２のマスクＲＯＭセル行選択回路５０を２つ備え、両マ
スクＲＯＭセル行選択回路のアンドゲートにそれぞれワ
ード選択信号Ｗ０及びこれをインバータに通した信号を
供給し、試験時にはブロックアドレスＢＡとワードアド
レスＷＡとの組の値を変化させてマスクＲＯＭセル行を
順次選択する。
【００５６】また、マスクＲＯＭセル行のセル数は、領
域分割数より少なくてもよく、例えば図１中のＭ４を含
むマスクＲＯＭセル列が存在しなくてもよい。
域分割数より少なくてもよく、例えば図１中のＭ４を含
むマスクＲＯＭセル列が存在しなくてもよい。
【００５７】さらに、試験モードにおいてコラムアドレ
スＣＡに固定値が強制的に設定されるようにしてもよ
い。
スＣＡに固定値が強制的に設定されるようにしてもよ
い。
【図１】本発明の第１実施形態のフラッシュメモリの概
略構成を示すブロック図である。
略構成を示すブロック図である。
【図２】図１の一部の詳細を示す回路図である。
【図３】出荷前の各フラッシュメモリに対する試験手順
を示すフローチャートである。
を示すフローチャートである。
【図４】本発明の第２実施形態の、図２に対応した回路
を示す図である。
を示す図である。
【図５】本発明の第３実施形態の、図１の一部に対応し
た回路図である。
た回路図である。
１０〜１７ メモリブロック １０１〜１０４ 領域 ２０〜２７ ワードデコーダ ２００、２０１〜２０ｎ、５０１ アンドゲート ３０ アドレスバッファレジスタ ３１、３２ プリデコーダ ３４、３５ コラムデコーダ ３６、３７ コラムスイッチ回路 ３８ Ｉ／Ｏバス ３９ リード／ライトアンプ ４０ 試験モード信号生成回路 ４１ 外部入力端子 ５０〜５７ マスクＲＯＭセル行選択回路 ５００ インバータ ６０、６０１〜６０ｎ レベルシフト回路 ７０ ＥＰＲＯＭセル ７１、８１ 転送ゲート ７２、８２ ＮＭＯＳトランジスタ ７２Ａ 導通部 ８２Ａ 遮断部 ＊ＴＭ 試験モード信号 Ｒ／Ｗ／Ｃ モード信号 ＡＤＲ アドレス ＢＡ ブロックアドレス ＷＡ ワードアドレス ＣＡ コラムアドレス ＢＳ０〜ＢＳ７ ブロック選択信号 Ｗ０〜Ｗｎ ワード選択信号 ＷＬ０〜ＷＬｎ ワード線 ＢＬ０〜ＢＬｍ ビット線 ＳＬ１、ＳＬ２ ソース線
フロントページの続き Ｆターム(参考） 2G032 AA04 AA07 AA08 AC03 AK14 5B003 AA05 AA10 AB01 AB08 AC04 AD02 AE04 5B018 GA03 JA04 MA32 NA06 PA03 QA13 RA13 5B025 AA01 AD01 AD02 AD05 AD16 AE05 AE09 5L106 AA10 DD12 DD22 DD25 EE01 EE02 FF01 GG05
Claims (8)
- 【請求項１】 複数のメモリブロックの１つがブロック
選択信号により選択され、選択された該メモリブロック
内の１つのワード線がワードデコーダを介しワード線選
択信号により選択され、選択された該ワード線に結合さ
れたＥＰＲＯＭセルの内容がビット線上に読み出される
フラッシュメモリにおいて、 各該メモリブロックに備えられ、互いに異なる値が格納
され、転送ゲートがオンの時に記憶内容がビット線上に
読み出されるマスクＲＯＭセルを複数備えたマスクＲＯ
Ｍセル行と、 試験モード信号及び該ブロック選択信号が共に活性であ
る時に、このブロック選択信号に対応したメモリブロッ
ク内の該転送ゲートをオンにするマスクＲＯＭセル行選
択回路とを有し、 該試験モード信号が活性であるときに該ワード線選択信
号が不活性にされることを特徴とするフラッシュメモ
リ。 - 【請求項２】 上記メモリブロック毎に該メモリブロッ
クに対応した上記ワードデコーダ及び上記マスクＲＯＭ
セル行選択回路が並置されていることを特徴とする請求
項１記載のフラッシュメモリ。 - 【請求項３】 上記ワードデコーダは、上記試験モード
信号が活性のとき不活性になり、該試験モード信号が不
活性でこのワードデコーダに対応した上記ブロック選択
信号が活性であるとき活性になることを特徴とする請求
項２記載のフラッシュメモリ。 - 【請求項４】 上記転送ゲートは、コラム選択回路を介
して上記ビット線に接続されていることを特徴とする請
求項１乃至３のいずれか１つに記載のフラッシュメモ
リ。 - 【請求項５】 ある外部信号入力端子が通常使用時の範
囲外の電位であるときに上記試験モード信号を活性化す
る試験モード信号生成回路をさらに有することを特徴と
する請求項１乃至４のいずれか１つに記載のフラッシュ
メモリ。 - 【請求項６】 上記マスクＲＯＭセルは、その内容に対
応してエンハンスト型又はデプレッション型のＭＯＳト
ランジスタで形成されていることを特徴とする請求項１
乃至５のいずれか１つに記載のフラッシュメモリ。 - 【請求項７】 上記マスクＲＯＭセルは、その内容に対
応して配線が形成され又は形成されていない部分である
ことを特徴とする請求項１乃至５のいずれか１つに記載
のフラッシュメモリ。 - 【請求項８】 請求項１乃至７のいずれか１つに記載の
フラッシュメモリを用意し、 上記試験モード信号を活性化させ、 上記ブロック選択信号を変化させながら上記マスクＲＯ
Ｍセル行の内容を読み出し、 読み出した該内容を期待値と比較し、 該内容と該期待値とが不一致のときに該フラッシュメモ
リが不良であると判定する、 ことを特徴とするフラッシュメモリの試験方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37083998A JP2000195300A (ja) | 1998-12-25 | 1998-12-25 | フラッシュメモリ及びその試験方法 |
| TW088121589A TW442952B (en) | 1998-12-25 | 1999-12-09 | Flash memory device having mask ROM cells for self-test |
| US09/458,206 US6480432B1 (en) | 1998-12-25 | 1999-12-10 | Flash memory device having mask ROM cells for self-test |
| KR1019990061567A KR100622358B1 (ko) | 1998-12-25 | 1999-12-24 | 플래시 메모리 및 그 시험 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37083998A JP2000195300A (ja) | 1998-12-25 | 1998-12-25 | フラッシュメモリ及びその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000195300A true JP2000195300A (ja) | 2000-07-14 |
Family
ID=18497691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37083998A Pending JP2000195300A (ja) | 1998-12-25 | 1998-12-25 | フラッシュメモリ及びその試験方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6480432B1 (ja) |
| JP (1) | JP2000195300A (ja) |
| KR (1) | KR100622358B1 (ja) |
| TW (1) | TW442952B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6577534B2 (en) | 2000-08-22 | 2003-06-10 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device having a low defective rate |
| US8051342B2 (en) | 2007-10-16 | 2011-11-01 | Fujitsu Semiconductor Limited | Semiconductor memory device |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10130785C2 (de) * | 2001-06-26 | 2003-04-30 | Infineon Technologies Ag | Speicherbaustein und Vorrichtung zum Testen eines Speicherbausteins |
| AU2003230565A1 (en) * | 2003-01-29 | 2004-08-30 | Aplus Flash Technology, Inc. | A novel highly-integrated flash memory and mask rom array architecture |
| US7002827B1 (en) | 2003-02-10 | 2006-02-21 | Virage Logic Corporation | Methods and apparatuses for a ROM memory array having a virtually grounded line |
| US6853572B1 (en) * | 2003-02-28 | 2005-02-08 | Virage Logic Corporation | Methods and apparatuses for a ROM memory array having twisted source or bit lines |
| US7149142B1 (en) | 2004-05-28 | 2006-12-12 | Virage Logic Corporation | Methods and apparatuses for memory array leakage reduction using internal voltage biasing circuitry |
| JP2010176750A (ja) * | 2009-01-29 | 2010-08-12 | Oki Semiconductor Co Ltd | 不揮発性半導体メモリ及びそのリーク不良検出方法 |
| US8296705B2 (en) * | 2009-08-28 | 2012-10-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Code tiling scheme for deep-submicron ROM compilers |
| US20110228620A1 (en) * | 2010-03-22 | 2011-09-22 | Elite Semiconductor Memory Technology Inc. | Testing method for semiconductor memory device |
| TW201612792A (en) * | 2014-09-22 | 2016-04-01 | Hon Hai Prec Ind Co Ltd | Protect writing device and method for flash memory with mask rom |
| CN111612157B (zh) * | 2020-05-22 | 2023-06-30 | 四川无声信息技术有限公司 | 训练方法、文字识别方法、装置、存储介质及电子设备 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3059076B2 (ja) * | 1995-06-19 | 2000-07-04 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| JP3693721B2 (ja) * | 1995-11-10 | 2005-09-07 | Ｎｅｃエレクトロニクス株式会社 | フラッシュメモリ内蔵マイクロコンピュータ及びそのテスト方法 |
| JP2000339996A (ja) * | 1999-05-31 | 2000-12-08 | Nec Corp | 半導体記憶装置およびそのバーンインテスト方法 |
-
1998
- 1998-12-25 JP JP37083998A patent/JP2000195300A/ja active Pending
-
1999
- 1999-12-09 TW TW088121589A patent/TW442952B/zh not_active IP Right Cessation
- 1999-12-10 US US09/458,206 patent/US6480432B1/en not_active Expired - Fee Related
- 1999-12-24 KR KR1019990061567A patent/KR100622358B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6577534B2 (en) | 2000-08-22 | 2003-06-10 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device having a low defective rate |
| KR100400678B1 (ko) * | 2000-08-22 | 2003-10-08 | 미쓰비시덴키 가부시키가이샤 | 불량률이 낮은 비휘발성 반도체 기억 장치 |
| US8051342B2 (en) | 2007-10-16 | 2011-11-01 | Fujitsu Semiconductor Limited | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6480432B1 (en) | 2002-11-12 |
| TW442952B (en) | 2001-06-23 |
| KR100622358B1 (ko) | 2006-09-11 |
| KR20000057098A (ko) | 2000-09-15 |
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