KR20040075081A - 인접 비트가 프리챠지되는 플래시 이피롬 어레이의 가상접지 판독을 위한 소스측 감지 방식 - Google Patents

인접 비트가 프리챠지되는 플래시 이피롬 어레이의 가상접지 판독을 위한 소스측 감지 방식 Download PDF

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KR20040075081A
KR20040075081A KR10-2004-7010943A KR20047010943A KR20040075081A KR 20040075081 A KR20040075081 A KR 20040075081A KR 20047010943 A KR20047010943 A KR 20047010943A KR 20040075081 A KR20040075081 A KR 20040075081A
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밴버스커크마이클에이.
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

가상 접지 플래시 메모리(640) 동작들에 대해 플래시 메모리 셀(866)의 논리 상태의 표시(679)를 생성하는 시스템(600, 800)이 개시된다. 이 시스템(600, 800)은 비트라인 프리챠지 및 홀드 회로(660, 855)를 포함하는바, 이 회로는 판독 동작 동안 감지되는 셀(866)에 인접하는 셀(856)의 소스 단자(857)에 결합된 비트라인(850)에 소스 단자 전압(859)(예를 들어, 약 0V 또는 접지)을 인가하고 유지하며, 상기 인가되는 소스 단자 전압은 감지되는 피선택 메모리 셀(866)의 소스 단자 비트라인(860)에 인가되는 비트라인 가상 접지 전압(869)과 실질적으로 동일하다. 이 시스템(600, 800)은 또한 감지되는 피선택 메모리 셀(866)의 드레인 단자(868)에 대해 드레인 단자 전압(615, 815)을 발생시키는 드레인 비트라인 회로(650, 875)를 포함한다. 이 시스템(600, 800)은 또한 감지되는 메모리 셀(866)의 비트라인들(860, 870) 및 인접하는 셀(856)의 비트라인(850)을 선택하는 선택적인 비트라인 디코드 회로(652), 및 메모리 판독 동작들 동안 감지되는 피선택 메모리 셀(866)의 소스 단자(867)에 결합되는 비트라인에서 코어 셀 감지 전류(675)를 감지하고, 인접하는 셀에 대한 전하 공유 누설 전류와 실질적으로 무관한 플래시 메모리 셀 논리 상태의 표시(679)를 생성하는 코어 셀 감지 회로(695, 890)를 포함한다.

Description

인접 비트가 프리챠지되는 플래시 이피롬 어레이의 가상 접지 판독을 위한 소스측 감지 방식{SOURCE SIDE SENSING SCHEME FOR VIRTUAL GROUND READ OF FLASH EPROM ARRAY WITH ADJACENT BIT PRECHARGE}
플래시 타입 및 다른 타입의 전자 메모리 디바이스들은 데이터를 개별적으로 저장 및 액세스하는 수천개 또는 수백만개의 셀들로 구성된다. 전형적인 메모리 셀은 비트라 일컫는 단일의 이진 정보 조각을 저장한다. 셀들은 일반적으로 8개의 셀들로 이루어지는 바이트들, 및 이러한 셀들을 16개 또는 그 이상 포함하는 워드들과 같이, 대개 8의 배수로 배열되는 다수의 셀 유닛들로 구성된다. 이러한 메모리 디바이스 아키텍쳐들에 있어서의 데이터의 저장은 메모리 셀들의 특정 세트에 대해 기록을 수행함으로써 이루어지는바, 이는 종종 셀들을 프로그래밍하는 것으로서 일컬어진다. 셀들로부터의 데이터의 검색(retrieval)은 판독 동작으로 수행된다. 프로그래밍 및 판독 동작들에 부가하여, 메모리 디바이스 내의 셀들의 그룹들은 소거될 수 있는바, 여기서 그룹의 각 셀은 소정의 상태로 프로그램된다.
개별적인 셀들은 어드레스 디코딩 회로를 통해 판독, 프로그램 또는 소거 동작들에 대해 액세스되는 바이트들 또는 워드들과 같은 개별적으로 어드레스가능한 유닛들 또는 그룹들로 구성되며, 이에 따라 이러한 동작들은 특정한 바이트 또는 워드 내의 셀들에 대해 수행될 수 있다. 개별적인 메모리 셀들은 전형적으로 데이터의 비트를 저장하는 반도체 구조로 이루어진다. 예를 들어, 통상적인 많은 메모리 셀들은 이진 정보 조각이 보유될 수 있는 트랜지스터와 같은 금속 산화물 반도체(MOS) 디바이스를 포함한다. 메모리 디바이스는 바이트들 또는 워드들을 어드레스하는 적절한 디코딩 및 그룹 선택 회로 뿐 아니라, 셀들이 바람직한 동작을 달성할 수 있도록 이러한 셀들에 전압을 인가하는 회로를 포함한다.
소거, 프로그램 및 판독 동작들은 대개 셀 MOS 디바이스의 특정한 단자들에 적절한 전압들을 인가함으로써 수행된다. 소거 또는 프로그램 동작시에는 메모리 셀에 전하가 저장되도록 전압들이 인가된다. 판독 동작시에는 셀에 전류가 흐르도록 적절한 전압들이 인가되는바, 이러한 전류의 양은 셀에 저장된 데이터의 값을 나타낸다. 메모리 디바이스는 결과적인 셀 전류를 감지하여 셀에 저장된 데이터를 결정하는 적절한 회로를 포함하는바, 이러한 데이터는 이 메모리 디바이스가 이용되는 시스템 내의 다른 디바이스들을 액세스할 수 있도록 디바이스의 데이터 버스 단자들에 제공된다.
플래시 메모리는 재기록될 수 있고 전원이 없이도 그 내용을 보유하는 타입의 전자 메모리 매체이다. 플래시 메모리 디바이스들은 일반적으로 100K 내지 1MEG의 기록 주기의 수명(life span)을 갖는다. 단일 바이트가 소거될 수 있는 다이내믹 랜덤 액세스 메모리(DRAM) 및 스태틱 랜덤 액세스 메모리(SRAM) 칩들과 달리, 플래시 메모리는 전형적으로 고정된 다수 비트 블록들 또는 섹터들로 소거 및 기록된다. 통상적인 플래시 메모리들은 셀 구조로 구성되는바, 단일 비트의 정보가 각 플래시 셀에 저장된다. 이러한 단일 비트 메모리 아키텍쳐들에서, 각 셀은 전형적으로 MOS 트랜지스터 구조를 포함하는바, 이 MOS 트랜지스터 구조는 소스, 드레인, 및 기판 또는 P-웰 내의 채널 뿐 아니라, 이 채널 위에 있는 스택 게이트 구조를 갖는다. 이 스택 게이트는 또한 P-웰의 표면에 형성된 얇은 게이트 유전층(종종 터널 산화물이라 일컬어짐)을 포함한다. 이 스택 게이트는 또한 터널 산화물 위에 있는 폴리실리콘 플로팅 게이트 및 이 플로팅 게이트 위에 있는 인터폴리 유전층을 포함한다. 이 인터폴리 유전층은 종종 2개의 산화물층들 사이에 1개의 질화물층이 끼워져있는 산화물-질화물-산화물(ONO)층과 같은 다층 유전물이다. 마지막으로, 폴리실리콘 제어 게이트가 인터폴리 유전층 위에 놓여진다.
도 1은 전형적인 NOR 구성(100)을 도시한 것으로서, 여기서 제어 게이트(110)는 셀들(120)의 로우에 결합된 워드라인(예를 들어, WL0 내지 WL3)에 연결되어, 이러한 셀들의 섹터들을 형성한다. 또한, 셀들의 드레인 영역들(130)은 전도성 비트라인(예를 들어, BL0 내지 BL3)에 의해 함께 연결된다. 셀의 채널은 스택 게이트 구조에 의해 채널에 생성되는 전기장에 따라 소스(140)와 드레인(130) 사이에 전류를 이끈다. NOR 구성에서, 단일 칼럼 내의 트랜지스터들(120)의 각 드레인 단자(130)는 동일한 비트라인에 연결된다. 또한, 소정의 비트라인에 결합된 각 플래시 셀(120)은 서로 다른 워드라인(예를 들어, WL1 내지 WL4)에 결합된 자신의 스택 게이트 단자(110)를 가지며, 어레이의 모든 플래시 셀들은 공통 소스 단자(CS)에 결합된 그들의 소스 단자들(140)을 갖는다. 동작시, 개별적인 플래시 셀들(120)은 프로그래밍(기록), 판독 또는 소거 기능들을 위해 주변의 디코더 및 제어 회로를 이용하여 각각의 비트라인 및 워드라인을 통해 어드레스된다.
이러한 단일 비트의 스택 게이트 플래시 메모리 셀은, 예를 들어 비교적 높은 전압을 제어 게이트에 인가하고 소스를 접지에 연결하며 드레인에 소스 보다 높은 소정의 전위를 인가함으로써 프로그램된다. 결과적으로 터널 산화물을 통한 전계가 높아짐으로써 "파울러 노드하임" 터널링이라 일컬어지는 현상을 이끌게 된다. 이러한 과정 동안, 코어 셀 채널 영역의 전자들은 게이트 산화물을 통해 플로팅 게이트로 터널링한 다음 플로팅 게이트에 트랩된다(이는 플로팅 게이트가 인터폴리 유전층과 터널 산화물에 의해 둘러싸여지기 때문이다). 결과적으로 전자들이 트랩됨으로써, 셀의 임계 전압이 증가하게 된다. 트랩된 전자들에 의해 생성되는 셀의 임계 전압의 이러한 변화(및 이에 따른 채널 전도성의 변화)에 의해 셀이 프로그램된다.
전형적인 단일 비트의 스택 게이트 플래시 메모리 셀을 소거하기 위해서는, 소스에 비교적 높은 전압을 인가하고, 제어 게이트를 음 전위로 유지하며, 그리고 드레인을 플로팅시킨다. 이러한 조건들 하에서, 플로팅 게이트와 소스 사이의 터널 산화물을 통해 강한 전계가 발생한다. 플로팅 게이트에 트랩된 전자들은 소스 영역 위에 있는 플로팅 게이트의 일부분 쪽으로 흘러 그곳에 밀집된 다음, 파울러 노드하임 터널링 방식에 의해 플로팅 게이트로부터 터널 산화물을 통해 소스 영역으로 이동하게 된다. 플로팅 게이트로부터 전자들이 이동할 때, 셀이 소거된다.
판독 동작을 위해, 셀 트랜지스터의 드레인 소스에 걸쳐서 특정한 전압 바이어스를 인가한다. 셀의 드레인은 비트라인인데, 이는 바이트 또는 워드 그룹의 다른 셀들의 드레인들에 연결될 수 있다. 통상적인 스택 게이트 메모리 셀들의 드레인 전압은 전형적으로 판독 동작시 1.0 내지 1.5V로 제공된다. 이후, 드레인에서 소스로 전류가 흐를 수 있도록 메모리 셀 트랜지스터의 게이트(예를 들어, 워드라인)에 전압이 인가된다. 판독 동작의 게이트 전압은 전형적으로 프로그램된 임계 전압(VT)과 프로그램되지 않은 임계 전압 사이의 레벨로 인가된다. 결과적인 전류가 측정되는바, 이를 이용하여 셀에 저장된 데이터 값에 대해 결정한다.
NOR 구성에 부가하여, 종래의 일부 플래시 메모리들은 또한 도 2에 도시된 "가상 접지" 아키텍쳐를 이용한다. 전형적인 가상 접지 아키텍쳐(200)는 플래시 셀들(210)의 로우들(240)(이 플래시 셀(210)의 스택 게이트 단자(215)는 관련된 워드라인(예를 들어, WL0내지 WLn)에 결합된다), 및 플래시 셀 쌍들(210 및 230)의 칼럼들(260, 270, 280, 290)(한 트랜지스터(230)의 드레인(235)은 관련된 비트라인(예를 들어, BL0내지 BLm)에 결합되고, 인접하는 트랜지스터(210)의 소스(220)는 동일한 비트라인(270)에 결합된다)을 포함한다. 또한, 워드라인(240)과 결합된 플래시 셀들(예를 들어, 210 및 230)의 각각의 단일 로우는 직렬로 연결되고, 한 셀(210)의 소스(220)는 인접하는 셀(230)의 드레인(235)에 결합되며, 단일 칼럼내 트랜지스터들의 각 드레인 단자는 동일한 비트라인에 연결된다.
개별적인 플래시 셀은 관련된 셀의 경계를 짓는(bound) 한쌍의 비트라인들과 하나의 워드라인에 의해 선택된다. 예를 들어, 플래시 셀(210)의 판독시, 전도 경로는 플래시 셀(210)의 드레인에 결합된 비트라인(BL0)(260)에 양전압이 인가되고, 비트 라인(BL1)(270)에 결합된 소스(220)가 접지(VSS)에 선택적으로 결합될 때에 형성된다. 따라서, 프로그램 또는 판독될 피선택 플래시 셀들의 소스 단자와 결합된 비트라인을 선택적으로 접지로 스위칭시킴으로써 가상 접지가 형성된다.
도 3은, NOR 구성과 마찬가지로, 종래의 전형적인 가상 접지 플래시 메모리 어레이 섹터(300)가 1개 이상의 워드라인들(325)을 선택하기 위한 로우 디코드 논리 회로들(320) 및 1개 이상의 비트라인들(335)을 선택하기 위한 칼럼 디코드 논리 회로들(330)을 포함한다는 것을 보여준다. 플래시 셀들(310)의 어레이 섹터는, 예를 들어 메모리 셀들의 512개의 로우들 및 64개의 칼럼들을 포함하는바, 이들은 각각 512개의 워드라인들 및 64개의 비트라인과 관련된다.
도 4에 도시된 바와 같이, 종래의 통상적인 풀 어레이(full array)(350)는 관련된 워드라인 및 비트라인 디코드 논리를 갖는 16개의 섹터들(360 및 370)을 포함할 수 있다.
도 5는 종래의 전형적인 플래시 메모리 회로의 구성을 도시한다. 종래의 가상 접지 플래시 메모리 회로(400)는 1개 이상의 워드라인들(435)을 선택하기 위한 로우 디코드 논리 회로들(420) 및 1개 이상의 비트라인들(445)을 선택하기 위한 칼럼 디코드 논리 회로들(450)을 포함한다. 플래시 셀들(440)의 어레이는 또한 메모리 셀들의 1개 이상의 섹터들(예를 들어, 512개의 로우들 및 64개의 칼럼들)을 포함하는바, 이들은 같은 수의 워드라인들 및 비트라인들과 관련된다. 또한, 칼럼 디코드 논리 회로들의 어떠한 가상 접지 아키텍쳐 구현에 있어서, 비트라인들은 쌍으로 디코드되어, 동시에 2개 이상의 비트라인들(예를 들어, 판독될 셀에 접하는 비트라인들)을 선택한다.
또한, 메모리 셀의 논리 상태를 감지하는 많은 방법들을 이용할 수 있다. 이러한 방법들중 2개의 방법들, 즉 드레인측 감지 방식 및 소스측 감지 방식에 대해 설명한다. 이러한 2개의 감지 방식들의 차이는 단지 관련된 비트라인 감지 회로가 셀의 어느 측에 존재하느냐에 있다. 예를 들어, 드레인측 감지 방식에서의 감지 회로는 감지되는 셀의 드레인 단자와 결합된 비트라인에 결합되고, 소스측 감지 방식에서의 감지 회로는 감지되는 셀의 소스 단자와 결합된 비트라인에 결합된다. 드레인측 감지 회로 또는 소스측 감지 회로는 또한, 예를 들어 직렬 전류(series current), 전류 미러, 또는 관련된 비트라인에 대한 어떠한 다른 타입의 감지 구성을 이용할 수 있다. 먼저, 드레인측 감지에 대해 설명한다.
도 5는 예를 들어, 어레이의 1개 이상의 섹터들의 모든 비트라인들을 동일한 양전압(VD)(예를 들어, 약 1.2V)(445)으로 프리챠지시키는 글로벌 프리챠지 회로(460)를 포함하는 종래의 가상 접지 회로(400)의 플래시 셀들을 판독하기 위한 드레인측 감지 회로를 포함하는바, 이는 캐스코드 전류 전압 전치 증폭기 회로(cascode current-to-voltage preamplifier circuit)(470)를 통해 플래시 셀 전류를 감지하는 데에 이용된다. 캐스코드 전치 증폭기 회로(470)는 VCC(415)로부터 발생된 양전압(VD)을 어레이(440) 내의 선택된 플래시 셀의 드레인측 상의 비트라인에 공급하고, 선택된 셀의 소스측은 가상 접지 스위치 회로(490)에 의해 다른 비트라인을 통해 접지(480)에 결합됨으로써 코어 셀 감지 전류(ICORE)(475)를 발생시킨다. 캐스코드 전치 증폭기 회로(470)는 코어 셀 감지 전류(ICORE)(475)를 감지 증폭기(476)에서 이용할 수 있도록 코어 셀 감지 전압(VCORE)(477)으로 변환한다. 이 캐스코드 전치 증폭기(470)는 또한 기준 전류(IREF)를 발생시킨 다음 이를 기준 전압(VREF)(478)으로 변환하는바, 이 기준 전압(VREF)(478)은 감지 증폭기(476)에서 VCORE(477)와 비교된다.
판독하는 동안, 플래시 셀 감지 전류(ICORE)(475)와 관련된 이러한 감지 전압(VCORE)(477)은 감지 증폭기(476)에서 기준 전압(VREF)(477)과 비교되어, 바람직한 위치에 정확한 플래시 셀 논리 상태가 저장되어 있는 코어 셀 검증 표시(479)를 생성한다.
도 6은 도 5의 종래의 가상 접지 회로에서 선택된 플래시 셀을 통상적으로 판독하는 데에 이용되는 방법(500) 및 4개의 기본 단계들(510, 520, 530, 540)을 도시한다. 먼저, 시간(t0)에서 시작되는 단계(510)에서, 모든 비트라인들(BL0내지BLM)은 먼저 플래시 셀 전류를 감지하는 데에 이용되는 동일한 양전압(VD)(예를 들어, 약 1.2V)으로 프리챠지된다. 시간(t1)(520)에서, 비트라인들은 양전압(VD)으로 프리챠지되는 것으로 추정된다. 이후, 시간(t1)(520)에서 글로벌 프리챠지 회로 전압(VD)이 모든 비트라인들로부터 분리되어, 비트라인들은 전압이 인가되지 않고 플로팅될 수 있다. 시간(t2)(530)에서는 코어 셀(535)이 선택되는바, 이 셀의 드레인측에는 비트라인(BLX)(536)이 결합되고, 소스측에는 인접하는 비트라인(BLX+1)(545)이 결합되고, 감지되는 셀(535)의 게이트에는 워드라인(WLX)이 결합되며, 그리고 다른 모든 비트라인들은 계속해서 플로팅된다. 또한, 이 단계 동안, 비트라인(BLX+1)(545)은 가상 접지로서 접지(547)에 선택적으로 결합된다. 시간(t3)(530)에서, 플래시 셀(535)의 감지 동작(548)은 WLX에 워드라인 전압을 인가하고, 536에서 드레인에 비트라인 전압(VD)을 인가하며, 그리고 선택된 플래시 셀(535)의 소스(545)에 접지(547)를 인가함으로써 시작된다.
따라서, 개별적인 플래시 셀은 관련된 셀의 경계를 짓는 하나의 워드라인과 한쌍의 비트라인들을 통해 선택된다. 예를 들어, 도 6의 섹터의 플래시 셀의 판독시, 전도 경로는 플래시 셀의 드레인에 결합된 비트라인들(예를 들어, BLX)(536)중 하나에 양전압(VD)이 인가되고, 플래시 셀의 소스가 인접하는 비트라인(예를 들어,BLX+1)(545)(이는 접지(VSS)(547)에 선택적으로 결합된다)에 결합되며, 그리고 선택된 셀의 게이트에 적절한 워드라인(예를 들어, WLX) 전압이 인가될 때 형성된다.
선택된 코어 셀에 형성된 전류를 이용하여, 코어 셀 감지 전류(548)는 캐스코드 전류 전압 전치 증폭기 회로 내에서 셀 감지 전압(VCORE)으로 변환된 다음, 기준 셀 전압(VREF)과 함께 감지 증폭기(예를 들어, 도 5의 476)로 전달되어 플래시 코어 셀의 정확한 논리 상태의 코어 셀 검증 표시(예를 들어, 도 5의 479)를 생성한다.
상기 종래 방법의 단점은 도 7의 종래의 시간에 따른 글로벌 비트라인 전압의 플롯(550) 및 도 8의 시간에 따른 코어 셀 감지 전류의 플롯(570)으로 알 수 있다. 도 7에서 모든 비트라인들의 글로벌 프리챠지가 시간(t0)(555)에서 시작할 때, 모든 비트라인 상에서의 전압은 인가된 양전압(VD)(예를 들어, 약 1.2V)(562) 쪽으로 라인 세그먼트(560)를 따라 급속하게 변한다. VD는 이 VD가 모든 비트라인들로부터 분리되는 시간(t1)(556)까지 모든 비트라인들 상에 유지된다. 프리챠지 시간(t0)(555) 이후, 그리고 코어 셀 선택 시간(t2)(557) 이전에, 1개 또는 그 이상의 섹터들의 모든 비트라인들에 전체적으로 인가되었던 전압(VD)은 플로팅되며, 이에 따라 선택된 워드라인에 결합된 셀들의 누설로 인해 예시적인 곡선 세그먼트(563)를 따라 낮은 전압으로 방전된다. VD가 분리된 후 이러한 양전압(VD)이 비트라인들상에서 유지되는 시간의 양은 각 비트라인을 따라 있는 개별적인 모든 셀 누설들의 총 누설과, 워드라인 상에서의 모든 셀들의 결합 분포 캐패시턴스(combined distributed capacitance)의 RC 함수이다. 이러한 셀 누설 전류의 원인은 관련된 모든 셀들 간의 전하의 공유(전하 공유라함)의 결과 및 반도체 구조들의 물질 특성이다.
또한, 한 워드라인을 따라 결합된 모든 셀들은 직렬로 결합된 그들의 드레인들 및 소스들을 갖기 때문에, 이러한 셀들은 감지되는 셀의 드레인측을 통해 결합되는 누설 경로를 갖는다. 예를 들어, 워드라인의 끝에서, 한 셀이 선택되면, 전류가 감지되는 셀의 드레인측에서는 64개 셀들의 결합 누설을 볼 수 있다.
시간(t2)(557)에서는, 감지되는 셀의 경계를 짓는 비트라인들이 관련된 워드라인과 함께 선택된다. 선택을 하게 되면, 플래시 코어 셀 전류(ICORE)가 캐스코드 회로에 의해 감지되며, 도 8의 시간에 따른 셀 감지 전류의 라인 세그먼트(580)로 도시된다. 그러나, 코어 셀 전류에는 또한 선택된 워드라인 상에 결합된 모든 셀들에 의해 나타나는 총 누설 전류가 부가된다. 예(570)에서, 감지된 총 전류(ILEAKAGE+ICORE)(580)는 논리 "1"로서 판독되어야 하는 낮은 코어 셀 전류(ICORE) 보다 크다. 논리 "0" 상태의 감지에 대해, 예를 들어 약 100㎂(590)로 설정된 전형적인 셀 감지 전류를 이용하여, 통상적인 캐스코드 및 감지 증폭기 회로는 코어 셀 전류와 누설 전류가 결합한 결과로서 시간(t)(558)에서 585로 논리 "0" 상태를 부정확하게 나타낸다.
도 7을 다시 참조하여, 비트라인 전압은 계속해서 방전하여, 선택된 셀 감지 전류가 형성되는 시간(t3)(558)까지 라인 세그먼트(563)를 따라 떨어진다. 이러한 셀 감지 전류(590)와 관련된 감지 전압(568), 및 라인 세그먼트(563) 상의 포인트(565)에서, 전압 강하는 감지되는 셀의 드레인과 인접하는 드레인측 셀의 드레인 사이에서 정해진다. 셀들에 걸쳐서 유도되는 전압 강하는 이러한 셀들의 누설전류들을 증가시키고, 감지 전류 판독치(sense current readings)(판독 신호 마진(read signal margins))에 있어서 결과적으로 에러를 증가시킨다.
또한, 비트라인들에 전체적으로 인가되었던 방전 전압에 의해 셀들에 걸쳐서 유도되는 전압 강하는 곡선들(550 및 570)로 나타낸 바와 같이 다이내믹한 특성 또는 가변적인 특성을 갖는다. 누설 전류들의 다이내믹한 특성은 셀 감지 전류 판독 동작을 일관되지 않게 하고, 판독 신호 마진을 저하시킨다. 이러한 감지 전류 변화는 셀이 프로그램되는 지의 여부를 정확하게 구별할 수 있는 판독 모드 회로의 성능을 저하시킨다.
주목할 사항으로서, 본원에서는 드레인측 감지 방식을 설명되지만, 소스측 감지 방식에서 또한 인접하는 셀들에 대한 누설이 발생할 수 있으며, 이에 따라 유사한 많은 방식들의 판독 동작들에서 에러가 발생할 수 있다. 드레인측 감지는 감지되는 셀에 인접하는 셀들에 직접 프리챠지 전압들을 인가하는바, 이 셀들은 플로팅되거나 다른 레벨로 방전됨으로써 차별적인 전압(differential voltage) 및 준비된 누설 경로(ready leakage path)를 야기시킨다. 소스측 감지 또한 감지되는 셀에인접하는 셀들을 갖는바, 이들은 이전에 수행되었던 메모리 동작(예를 들어, 판독, 소거, 프로그램)으로부터 셀에 유지되는 어떠한 전압으로 플로팅될 수 있다. 이에 따라, 어떠한 감지 방식이든지, 판독 셀의 감지되는 측에 인접하는 셀에 걸친 전압 강하는 누설 전류에 대한 경로 및 판독 감지 에러를 나타낸다.
따라서, 인접하는 비트들에 대한 전하 공유 누설 전류들의 영향 및 메모리 셀 판독 동작 동안 과도 감지 전류의 손실을 없앰으로써 가상 접지 플래시 EPROM 메모리 어레이 시스템에서의 신호 마진을 실질적으로 개선시키는 안정한 수단이 필요하다.
본 발명은 일반적으로 메모리 시스템에 관한 것으로서, 특히 메모리 셀을 판독하는 동안 인접하는 비트들에 대한 전하 공유 누설 전류들의 영향 및 과도 감지 전류의 손실을 없앰으로써 신호 마진을 실질적으로 개선하는 가상 접지(virtual ground) 플래시 EPROM 메모리 어레이 시스템 및 그 방법에 관한 것이다.
도 1은 통상적인 NOR 플래시 메모리 아키텍쳐의 개략도이다.
도 2는 통상적인 가상 접지 플래시 EPROM 메모리 어레이의 개략도이다.
도 3은 워드라인 및 비트라인 디코드 회로와 함께 종래의 메모리 셀들의 가상 접지 어레이를 도시한 개략도이다.
도 4는 보다 큰 메모리 어레이의 다수의 메모리 섹터들의 구성을 나타낸 블록도이다.
도 5는 가상 접지 어레이 내의 메모리 셀의 상태를 나타내는 통상적인 방식을 도시한 시스템 레벨 기능 블록도이다.
도 6은 가상 접지 어레이 내의 셀의 상태를 판독하는 통상적인 방식의 4개의 예시적인 단계들을 도시한 단순화된 개략도이다.
도 7은 통상적인 셀 감지 방식의 4개의 예시적인 단계들의 비트라인 전압 변화들을 나타낸 시간에 따른 글로벌 비트라인 전압을 도시한 파형도이다.
도 8은 통상적인 셀 감지 방식의 4개의 예시적인 단계들의 셀 감지 전류 및 누설 전류 변화들을 나타낸 시간에 따른 셀 감지 전류량을 도시한 파형도이다.
도 9는 인접 비트가 프리챠지되는 소스측 감지 방식을 위한 예시적인 시스템의 시스템 레벨 기능 블록도로서, 본 발명의 다양한 양상들이 실행될 수 있다.
도 10은 본 발명의 일 양상에 따른 도 9의 예시적인 소스측 감지 회로의 다순화된 개략도이다.
도 11은 본 발명의 일 양상에 따른, 감지되는 셀 및 인접 셀, 비트라인 프리챠지 및 홀드 회로, 캐스코드 전치 증폭기, 가상 접지 선택 회로 및 소스측 감지 회로를 갖는 예시적인 가상 접지 어레이 세그먼트의 단순화된 개략도이다.
도 12는 본 발명의 일 양상에 따라 가상 접지 플래시 EPROM 셀의 상태를 감지하는 예시적인 방법을 나타낸 흐름도이다.
이하, 본 발명의 일부 양상들을 기본적으로 이해할 수 있도록 본 발명의 간단한 요약을 설명한다. 이 요약이 본 발명의 광범위한 개관은 아니다. 이는 본 발명의 기본적인 또는 중요한 요소들을 확인하고자 하는 것도 아니며, 본 발명의 범위를 정하고자 하는 것도 아니다. 이의 주요 목적은 이후 제시되는 보다 상세한 설명에 대한 서두로서 본 발명의 일부 개념들을 단순화된 형태로 제시하는 것이다.
본 발명은 인접하는 플래시 셀들에 대한 전하 공유 누설 전류들의 영향 및 메모리 셀 전류 판독 동작들 동안 감지 전류의 손실을 없앰으로써 가상 접지 플래시 메모리 어레이 시스템에서의 판독 에러들을 실질적으로 감소시키는 시스템 및 방법에 관한 것이다.
본 발명은 메모리 판독 동작들 동안 감지되는 메모리 셀에 인접하는 특정한 비트라인에 프리챠지 전압이 인가되는 방법 및 선택적인 비트라인 디코드 회로의결합 뿐 아니라, 비트라인 프리챠지 및 홀드 회로를 제공하는바, 감지되는 셀의 소스측에 인접하는 셀의 소스 단자에서의 비트라인(소스측 비트라인)에 프리챠지 전압(VSS)(예를 들어, 약 0V 또는 접지)을 인가하게 되면, 통상적으로 인접하는 셀과 관련된 누설 전류를 감소시키거나 없앤다.
메모리 셀들의 누설 전류의 변화는 전형적으로 메모리 셀 감지 증폭기 회로의 판독 감지 전류 출력에 영향을 미쳐 메모리 셀 논리 상태의 표시를 부정확하게 한다. 이러한 판독 에러들은 "판독 마진들(read margins)"로 불려진다. 인접하는 셀 소스 비트라인에 감지되는 셀 소스 비트라인과 실질적으로 동일한 전압을 인가하여, 인접하는 셀에 걸친 전압 강하를 실질적으로 제거함으로써, 판독 감지 전류 출력의 변화를 피할 수 있다. 이 전류 출력은 소스측 감지 회로에 인가되고, 소스측 감지 회로는 관련된 판독 감지 전압을 생성한다. 이 판독 감지 전압은 감지 증폭기로 전달되어 메모리 셀 논리 상태 표시를 생성한다. 인접하는 셀 누설로 인한 전류 변화가 제거되기 때문에, 보다 일관된 메모리 셀 판독이 보장된다. 이러한 특징들은 본 발명의 소스측 감지 방식에 의해 제공된다.
전체 어레이의 모든 비트라인들 또는 한 섹터의 모든 비트라인들이 통상적인 감지 방식들로 충전되는 것과 대조적으로, 본 발명의 감지 방식의 특징은 보다 적은 수의 비트라인들이 프리챠지될 필요가 있다(예를 들어, 단지 2개의 비트라인들 만이 프리챠지된다)는 것이다.
본 발명의 감지 방식의 다른 특징은 인접하는 셀들 간의 누설 및 결과적인셀 감지 전류의 변화로 인한 다이내믹한 특성을 없앰으로써 통상적인 방식들을 이용한 것 보다 안정한 출력 표시가 가능하고, 판독 신호 마진이 개선된다는 것이다. 이러한 특징은 각 비트의 임계 분포 영역들 사이를 구별하기 위해 보다 높은 신호 마진들이 요구되는 멀티비트 메모리 디바이스들에서 특히 유익하다.
본 발명의 감지 방식의 다른 특징은, 인접하는 셀들에 대한 누설의 영향을 없앰으로써 제조의 일부로서의 누설 관련 사항들(leakage considerations)이 감소된다는 것이다.
통상적인 감지 방식들을 능가하는 본 발명의 장점은 비트라인들 및 어레이 셀들의 다이내믹한 방전 특성의 제거이다. 또한, 본 발명은 셀 감지 또는 프리챠지 전압이 분리된 후, 판독의 타이밍으로 인한 셀 전류 판독의 변화를 없앤다. 따라서, 판독의 타이밍은 실제 판독에 영향을 미치지 않는다.
따라서, 가상 접지 플래시 메모리 동작들에 대한 플래시 메모리 셀의 논리 상태의 표시를 생성하는 메모리 시스템이 개시되는바, 상기 표시는 인접하는 셀들에 대한 전하 공유 누설 전류들과 실질적으로 무관하다.
본 발명의 상기 양상들은 메모리 셀 누설들이 보다 높은 가상 접지 메모리 셀 아키텍쳐를 포함하는 디바이스들에 응용할 수 있고, 보다 높은 신호 마진 응용들에 이용되는 멀티비트 메모리 디바이스들에 응용할 수 있다.
상기 목적 및 관련된 목적들을 달성하기 위해, 본 발명은 하기에서 충분하게 설명되고 특히 청구항들에서 설명되는 특징들을 포함한다. 하기의 설명 및 첨부 도면들은 본 발명의 예시적인 실시예들을 상세히 설명한다. 그러나, 이러한 실시예들은 본 발명의 원리가 이용될 수 있는 많은 방법들중 단지 일부 만을 나타낸다. 본 발명의 다른 목적들, 장점들 및 신규 특징들은 도면과 함께 고려될 때 하기의 본 발명의 상세한 설명으로부터 명백해질 것이다.
이제, 도면들을 참조하여 본 발명을 설명하는바, 동일한 참조 부호들은 전체적으로 동일한 요소들을 설명하는 데에 이용된다. 본 발명은 가상 접지 플래시 메모리 동작들을 위한 플래시 메모리 셀의 논리 상태의 표시를 생성하는 가상 접지 플래시 EPROM 어레이 회로 및 방법에 관한 것이다. 이러한 시스템은 감지되는 셀에 인접하는 셀의 소스 비트라인에 프리챠지 전압(VSS)(예를 들어 약 0V 또는 접지)을 인가하는 비트라인 프리챠지 및 홀드 회로를 포함하는바, 여기서 상기 인가되는 전압은 감지되는 셀의 소스 비트라인에 인가되는 전압(예를 들어, 0V 또는 접지)과 실질적으로 동일하다. 이 시스템은 또한 메모리 판독 동작 동안 감지되는 메모리 셀의 비트라인들 및 인접하는 셀의 비트라인을 선택하는 선택적인 비트라인 디코드 회로를 포함하는바, 감지되는 셀에 인접하는 셀의 비트라인에 실질적으로 동일한 전압을 인가하게 되면, 통상적으로 인접하는 셀과 관련된 누설 전류를 줄이거나 없앤다. 이 시스템은 또한 코어 셀 감지 회로를 포함하는바, 이 회로는 메모리 셀로부터 코어 셀 감지 전류를 발생시키고, 플래시 메모리 셀 논리 상태의 표시를 생성하는바, 이는 인접하는 셀들에 대한 전하 공유 누설 전류들과 실질적으로 무관하다.
도면을 참조하여, 도 9는 인접 비트가 프리챠지되는 소스측 감지 방식을 위한 예시적인 시스템(600)의 시스템 레벨 기능 블록도를 도시하는바, 여기에서 본 발명의 다양한 양상들이 실행될 수 있다.
예시적인 플래시 메모리 감지 방식 회로 구성(600)은 1개 또는 그 이상의 워드라인들(635)을 선택하는 로우 디코드 논리 회로(620), 어레이(640) 내의 메모리 셀 드레인 단자들에 결합되는 1개 또는 그 이상의 비트라인들(645)을 선택하는 드레인 칼럼 디코드 논리 회로(650), 및 어레이(640) 내의 메모리 셀 소스 단자들에 결합되는 1개 또는 그 이상의 비트라인들(647)을 선택하는 선택적인 소스 칼럼 디코드 논리 회로(652)를 포함한다. 플래시 셀들의 어레이(640)는 또한 메모리 셀들의 1개 이상의 섹터들(예를 들어, 512개의 로우들 및 64개의 칼럼들)을 포함하는바, 이들은 같은 수의 워드라인들 및 비트라인들과 관련된다.
가상 접지 회로의 플래시 셀들을 판독하는 회로(600)는 프리챠지 및 홀드 회로(660)를 포함하는바, 이 회로는 어레이의 1개 이상의 섹터들의 선택된 비트라인들 만을 프리챠지 전압(VSS)(예를 들어, 0V 또는 접지)(680)으로 프리챠지시키는데,이때 프리챠지 전압(VSS)은 가상 접지 회로(690)를 통해 인가되는 전압과 실질적으로 동일하다. 캐스코드 전치 증폭기 회로(670)는 VCC(615)로부터 발생된 양전압(VD)(예를 들어, 약 1.2V)(645)을 드레인 칼럼 디코드 회로(650)를 통해 어레이(640) 내의 선택된 플래시 셀의 드레인측 상의 비트라인에 공급한다. 선택된 셀의 소스측은 인접하는 소스측 비트라인을 통해, 그리고 선택적인 소스 칼럼 디코드 회로(652)를 통해, 그리고 가상 접지 스위치 회로(690)를 통해 접지(680)에 결합되어, 코어 셀 감지 전류(ICORE)(675)를 발생시킨다. 소스측 감지 회로(695)는 플래시 셀 전류를 감지하여, 정확한 플래시 셀 논리 상태의 관련된 코어 셀 감지 표시(679)를 생성한다.
도 10은 본 발명의 일 양상에 따른 예시적인 소스측 감지 회로(예를 들어, 도 9의 695)의 단순화된 개략도(700)이다. 이 소스측 감지 회로(700)는 플래시 셀 전류를 감지한 다음, 전류 전압 변환기(730)를 이용하여 상기 코어 셀 감지 전류(ICORE)(710)를 코어 셀 감지 전압(VCORE)(750)으로 변환한다. 소스측 감지 회로(700) 내의 다른 전류 전압 변환기(740)는 또한 기준 전류(IREF)(720)를 발생시킨 다음 이를 기준 전압(VREF)(760)으로 변환하는바, 이 기준 전압은 감지 증폭기(770)에서 VCORE(750)와 비교된다. 2개의 전류 전압 변환기들(730 및 740)은 또한 소스측 감지 회로(700) 내에서 캐스코드 전치 증폭기 회로(705)로 함께 결합될 수 있다.
판독하는 동안, 플래시 셀 감지 전류(ICORE)(710)와 관련된 감지 전압(VCORE)(750)은 감지 증폭기(770)에서 기준 전압(VREF)(760)과 비교되어, 정확한 플래시 셀 논리 상태의 코어 셀 표시(780)를 생성한다.
본 발명의 동작을 보다 잘 이해할 수 있도록 제공되는 도 11은 본 발명의 일 양상에 따른 예시적인 가상 접지 어레이 세그먼트(800)의 개략도로서, 이는 감지되는 셀(866) 및 인접하는 셀(856), 비트라인 프리챠지 및 홀드 회로(855), 소스측 감지 회로(890), 캐스코드 전치 증폭기(875), 가상 접지 선택 회로(865) 및 접지(869)를 갖는다. 예시적인 비트라인 요소들(BL1(850) 내지 BL4(880))은 예시적인 워드라인 요소(WLn)(810)와 함께 드레인 또는 소스 칼럼 디코드 회로(미도시)에 의해 선택되어, 1개 이상의 메모리 셀들(846, 856, 866, 876)을 선택한다.
본 발명에 따르면, 회로(800)에서, 셀의 드레인 및 소스 단자들의 경계를 짓는 2개의 비트라인들 및 셀의 게이트 단자에 결합된 워드라인을 선택함으로써 메모리 셀(866)이 처음으로 선택되어 감지된다. 구체적으로, 셀(866)은 소스 비트라인(BL2)(860), 드레인 비트라인(BL3)(870), 및 이 셀의 게이트 단자에 결합된 워드라인(WLn)(810)에 의해 선택된다. 감지되는 셀(866)의 소스 단자측(소스측)에 인접하는 인접 비트 메모리 셀(856)은 또한 소스측 비트라인(BL1)(850)을 갖는데, 이 소스측 비트라인(BL1)(850)은 또한 소스측 비트라인(BL2)(860)과 함께 선택되어, 이 비트라인들(850 및 860)에 실질적으로 동일한 프리챠지 전압(VSS)(예를 들어, 0V 또는접지)을 선택적으로 결합시킴으로써 이러한 전압(VSS)으로 충전된다.
본 발명의 예시적인 일 양상에 따르면, 캐스코드 증폭기 회로(875)는 인가된 VCC파워 서플라이 전압(예를 들어, 2.6 내지 3.6V)을 수신한 다음, 이러한 전압을 VD(예를 들어, 약 1.2V)로서 비트라인들(870)에 인가되는 VCC의 유사한 전압으로 변환한다.
가상 접지 선택 회로(865) 및 접지(869)에 의해 선택된 셀(866)에 가상 접지가 인가된다. 칼럼 선택(CS) 트랜지스터들(852, 862 및 872), 및 선택 라인(SEL) 트랜지스터들(853, 863 및 873)은 메모리 셀들에 대한 바람직한 드레인측 비트라인 및 소스측 비트라인을 각각 선택하는 데에 이용된다. 바이트 선택 프리챠지(BSP) 트랜지스터(851)는 프리챠지 및 홀드 회로(855)의 적용(application)을 선택하고, 바이트 선택 드레인(BSD) 트랜지스터(871)는 캐스코드 전치 증폭기(875)의 적용을 선택하며, 그리고 비트 선택 접지(BSG) 트랜지스터(861)는 감지되는 셀의 소스측에 대한 가상 접지 선택 회로의 일부이다.
드레인측 및 소스측 가상 접지 비트라인들이 감지되는 셀(866)에 대해 선택된 후, 인접하는 비트 셀의 소스측 비트라인이 선택되고, 감지되는 셀의 워드라인이 선택된다. 또한, 프리챠지 및 홀드 회로(855)는 BSP(851)에 의해 선택되고, 캐스코드 증폭기 회로(875)는 BSD(871)에 의해 선택되며, 가상 접지 회로(865)는 접지(869)를 선택하고, 감지 전압(VD)이 비트라인(870)에 인가된다. 상기 방법으로, 선택적인 비트라인들(감지되는 피선택 셀(866)의 소스에 결합된 비트라인 및 인접하는 셀(856)의 소스에 결합된 비트라인) 만이 프리챠지된다.
전류 경로(ICORE)는, 감지 전압(VD)을 드레인측 비트라인(870)에 인가하는 캐스코드 전치 증폭기에 의해, 감지되는 셀(866)을 통해 소스측 비트라인(860) 및 접지(869)까지 형성된다. 이 메모리 셀 감지 전류(ICORE)는 소스측 감지 회로(890)에 의해 검출된 다음 감지 전압(VCORE)으로 변환되는바, 이 감지 전압은 감지 증폭기(도 10의 770 참조)에서 메모리 셀 감지 표시를 생성하는 데에 이용된다.
소스측 감지 회로(890)에 의해 감지되는 바람직한 ICORE전류 경로에 부가적으로, 도시된 바와 같이 소스측 비트라인(850)으로부터 인접하는 비트 메모리 셀(856)의 소스측 상에서 선택된 워드라인(810)에 결합된 다른 연속적인 메모리 셀들(예를 들어, 셀(846)) 쪽으로 흐르는 다른 전하 공유 전류 경로(ILEAKAGE)가 가상 접지 아키텍쳐(800)에 존재할 수 있다. 인접하는 비트 메모리 셀(856)의 소스측의 모든 셀의 비트라인들에는 어떠한 전압들도 인가되지 않고 플로팅되기 때문에, 이러한 셀들을 통한 전압 강하는 이러한 셀들로의 누설 전류 경로들을 생성할 수 있다. 그러나, 본 발명은 감지되는 셀 및 인접 셀의 소스측 비트라인에 실질적으로 동일한 전압(VSS)을 인가함으로써, 인접하는 셀을 통한 누설을 제거한다.
감지되는 셀(866)의 소스측 비트라인(860) 및 인접하는 셀(856)의 소스측 비트라인(850)에 실질적으로 동일한 전압(VSS)(예를 들어, 약 0V 또는 접지)을 인가함으로써, 그리고 감지되는 셀 및 인접하는 셀에 대해 이러한 동일한 전압을 홀딩 또는 유지함으로써, 인접하는 비트 메모리 셀(856)로부터 워드라인을 따라 어떠한 다른 소스측 셀들쪽으로 흐를 수 있는 어떠한 누설 전류들도 코어 셀 ICORE의 감지 전류에 누설 전류 영향을 미치지 않게 된다. 다시 말해, 인접하는 셀 누설이 있는 경우, 본 발명의 방법은 셀 감지 전류에 관련된 "무정의 조건(don't care condition)"을 생성한다.
대조적으로, 프리챠지 전압이 모든 비트라인들에 처음에 인가된 다음 소스측 인접 비트의 비트라인들로부터 분리되는 통상적인 감지 방식들에서, 바람직하지 않은 전하 공유 ILEAKAGE전류 경로는 캐스코드 전치 증폭기(875)로부터 소스측 비트라인(860)을 통해 인접하는 비트 메모리 셀(856) 쪽으로, 그리고 감지되는 셀(866)의 소스측 상의 선택된 워드라인(810)에 결합된 다른 모든 셀들로 흐른다. 따라서, 통상적인 구성에서 캐스코드 전치 증폭기(875)로부터 흐르는 총 감지 전류는 ITOTAL=ICORE+ILEAKAGE가 되며, 메모리 셀의 논리 상태의 판독 감지 표시를 부정확하게 하거나 증가된 신호 마진을 갖게 된다.
다른 관점으로부터, 그리고 본 발명의 예시적인 일 양상에 따르면, 인접하는 비트 메모리 셀의 양측에 거의 동일한 전압이 인가되기 때문에, 인접하는 비트에 걸쳐서 어떠한 전압 강하도 없게 되며, 이에 따라 감지 전류에 영향을 미치는 인접 셀을 통한 어떠한 전류 흐름도 없게 된다.
본 발명의 주목할만한 다른 특징은 선택적인 소스 칼럼 디코드 회로(도 9의 652)에 있는바, 이는 감지되는 셀의 특정한 소스측 비트라인을 선택한 다음 이를소스측 감지 회로(도 9의 695, 도 10의 700, 또는 도 11의 890) 및 가상 접지 선택 회로(도 9의 690, 또는 도 11의 865)에 결합시키며, 그리고 소스측 인접 비트 메모리 셀의 비트라인을 선택한 다음 판독 모드 동작 동안 이를 충전 및 홀드 회로(도 9의 660, 또는 도 10의 855)에 결합시킨다.
본 발명의 다른 양상에서, 드레인 칼럼 디코드 회로(도 9의 650)는 감지되는 셀의 특정한 드레인측 비트라인을 선택한 다음 이를 캐스코드 전치 증폭기 회로(도 9의 670, 또는 도 11의 875)에 결합시킨다. 따라서, 소스 단자가 비트라인(BLX)에 결합되어 있는 판독되는 피선택 메모리 셀에 있어서, 선택적인 소스 칼럼 디코드 회로(652)는 소스측 전압(예를 들어, 약 0V 또는 접지)을 그에 인가하기 위해 비트라인들(BLX및 BLX-1)을 선택한다. 또한, (소스 단자가 비트라인(BLX)에 결합되어 있는) 선택되는 메모리 셀에 있어서, 드레인 칼럼 디코드 회로(650)는 드레인측 VD셀 감지 전위(예를 들어, 약 1.2V)를 그에 인가하기 위해 비트라인(BLX+1)을 선택한다.
따라서, 본 발명의 방식은 인접하는 셀들에 대한 전하 공유 누설 전류와 실질적으로 무관한 플래시 메모리 셀 논리 상태의 표시를 감지하는 메모리 동작들(예를 들어, 프로그램, 소거)을 위한 가상 접지 EPROM 메모리 어플리케이션들에 이용될 수 있는 것으로 나타났다.
셀 감지 전류로부터 전하 공유 누설 전류의 영향이 제거됨으로써, 개선된 판독 신호 마진을 갖는 보다 정확한 메모리 셀 판독치를 생성하는 것으로 나타났다.
따라서, 본 발명의 감지 방식은 다이내믹한 방전 동안 셀을 샘플링하는 것이아니라, 셀의 전류를 감지하기 바로 이전에, 선택되는 비트라인들 상의 전하를 안정한 전압으로 유지함으로써, 감지 동작 내내 판독 감지 전류를 안정하게 할 수 있고 감지 동작의 타이밍을 중요하지 않게 한다. 이러한 장점들은 전하 공유 누설 전류들 또는 판독 감지 타이밍으로 인한 변화없이, 보다 안정된 출력 표시를 생성하는 감지 방식을 이끌어낸다. 이러한 특징들은 제조를 위한 누설 요건들을 완화하는 데에 유용하며, 그리고/또는 메모리 셀 누설들이 보다 높은 경우, 특히 각 비트의 VT를 정의하는 임계 분포 영역들 사이를 구별하는 데에 보다 높은 신호 마진이 필요한 멀티비트 메모리 디바이스들에 유용하다.
또한, 본 발명에서는, 통상적인 감지 방식에 있어서의 한 섹터의 모든 비트라인들 또는 전체 어레이의 모든 비트라인들과 대조적으로, 감지되는 소정의 메모리 셀을 위해 어레이의 보다 적은 비트라인들이 프리챠지될 필요가 있는 것으로 나타났다.
상기 예는 전형적인 단일 비트의 스택 게이트 타입 플래시 메모리 셀과 관련하여 설명되었다. 대안적으로, 본 발명에 따른 메모리 디바이스의 메모리 셀들은 필요한 경우 멀티 비트 플래시 메모리 셀 아키텍쳐들을 포함하며, 이러한 대안은 본 발명의 범위 내에 포함되는 것으로 여겨진다.
본 발명의 다른 양상은 메모리 디바이스의 판독 동작시 가상 접지 플래시 메모리 셀의 논리 상태를 표시하는 방법(인접 비트가 프리챠지되는 소스측 감지)을 제공하는바, 이는 본원에서 예시적으로 설명되는 메모리 디바이스들 뿐 아니라 다른 메모리 디바이스들과 관련하여 이용될 수 있다. 다음으로, 도 12는 본 발명의 일 양상과 관련하여 가상 접지 플래시 EPROM 메모리 셀의 상태를 감지하는 예시적인 방법(900)을 도시한다. 주목할 사항으로서, 본 발명에 따르면, 본원에서는 이 예시적인 방법(900)이 일련의 행동들 또는 이벤트들로서 예시적으로 설명되지만, 일부 단계들은 본원에서 제시되어 설명되는 것과 별도의 다른 순서들로 이루어지고 그리고/또는 다른 단계들과 동시에 이루어질 수 있기 때문에, 본 발명은 이러한 행동들 또는 이벤트들의 예시된 순서에 국한되지 않는다. 또한, 본 발명에 따른 방법을 구현하는 데에 예시된 모든 단계들이 다 필요한 것은 아니다. 또한, 주목할 사항으로서, 방법(900)은 본원에서 예시적으로 설명되는 장치들 및 시스템들과 관련하여 구현될 수 있을 뿐 아니라, 예시되지 않은 다른 시스템들과 관련해서도 구현될 수 있다.
상기 방법(900)은 판독되는 메모리 셀과 관련된 워드라인 및 비트라인들과, 그리고 인접하는 비트 메모리 셀의 비트라인을 선택하는 단계를 포함한다. 상기 방법(900)은 또한 감지되는 셀의 소스 비트라인에 인가되는 프리챠지 전압과 실질적으로 동일한 전압을 인접하는 셀 소스 비트라인에 인가 및 홀딩하는 단계, 및 코어 셀 판독 감지 전류 및 관련된 판독 감지 전압을 생성하는 단계를 포함한다. 상기 방법(900)은 또한 기준 셀 전류 및 관련된 기준 셀 전압을 생성하는 단계, 및 상기 판독 감지 전압과 상기 기준 셀 전압을 비교하여 선택된 코어 셀 논리 상태를 결정함으로써, 전하 공유 누설 전류 변화들을 제거하는 단계(이러한 변화들을 제거하지 않으면 메모리 판독 감지 동작의 표시에 영향을 미치게 된다)를 포함한다. 인접 비트가 프리챠지되는 가상 접지 소스측 감지 방식은 단계(910)에서 시작된다. 920에서, 선택적인 소스 칼럼 디코드 회로에 의해, 감지되는 셀의 소스측 비트라인들 및 인접하는 비트 메모리 셀 비트라인들(예를 들어, 선택된 셀에 대해서는 BLX및 인접하는 셀에 대해서는 BLX-1) 만이 선택되고, 감지되는 셀의 비트라인에 인가되는 프리챠지 전압과 실질적으로 동일한 프리챠지 전압(VSS)(예를 들어, 약 0V 또는 접지)이 소스측 비트라인들에 인가 및 홀딩된다. 930에서, 감지되는 셀의 드레인 비트라인(예를 들어, 소스가 BLX에 연결된 셀에 대해서는 BLX+1)이 드레인 칼럼 디코드 선택 회로에 의해 선택되고, 캐스코드 전치 증폭기 회로는 감지되는 셀의 드레인 비트라인에 감지 전압(VD)(예를 들어, 약 1.2V)을 발생시킨다. 940에서, 감지되는 셀의 게이트에 결합된 워드라인이 선택되고 워드라인 전압이 인가된다. 950에서, 소스측 감지 회로는 선택된 메모리 코어 셀의 감지 전류(ICORE)(도 10의 710)를 감지한 다음 이를 감지 전압(VCORE)(도 10의 750)으로 변환하며, 또한 기준 전류(IREF)(도 10의 720)를 발생시킨 다음 이를 VREF(도 10의 760)로 변환한다. 이후, 단계(960)에서, 판독 감지 전압(VCORE)과 기준 전압(VREF)을 비교하여 코어 셀 논리 상태를 검출함으로써, 감지 증폭기(도 10의 770)의 출력으로서 표시한다. 감지 증폭기의 출력은, 셀 전류가 기준 셀 전류 보다 크지 않을 경우에는 단계(970)에서 프로그램된 논리 상태로 마크되며, 셀 전류가 기준 셀 전류 보다 큰 경우에는 단계(980)에서소거된 또는 프로그램되지 않은 논리 상태로 마크된다. 어떤 경우이든, 인접 비트가 프리챠지되는 소스측 감지 방식은 이후 990에서 끝나며, 방법(900)은 메모리 디바이스의 이후의 소거 또는 프로그램 감지 동작들에 대해 반복된다.
따라서, 상기 방법(900)은 선택적인 비트라인에서의 낮은 누설의 안정하고 정확한 메모리 셀 감지 판독을 위해, 프리챠지 및 홀드, 및 감지 회로를 제공하는바, 이는 감지되는 셀 프리챠지 전압과 실질적으로 동일한 전압을 인가하고 홀딩하며, 이러한 전압을 이용하여 전하 공유 누설 전류 변화(이러한 변화를 제거하지 않으면 메모리 판독 감지 동작의 표시에 영향을 미친다)를 제거한다. 따라서, 인접 비트가 프리챠지되는 소스측 감지 방식은 전하 공유 누설 전류 변화와 실질적으로 무관하며, 가상 접지 플래시 EPROM 메모리 어레이들의 소거 또는 프로그램 감지 동작들에 이용될 수 있다. 본 발명에 따르면 상기 방법의 다른 변형들이 제공될 수 있는바, 이에 의해 셀 감지 방식은 셀 또는 비트라인 누설 전류들의 영향을 제거하는 데에 이용된다.
지금까지 본 발명은 1개 이상의 구현들에 관련하여 설명되었지만, 본 명세서 및 첨부 도면을 숙지 및 이해함으로써 등가의 변경 및 수정이 당업자들에게 명백해질 것이다. 특히 상기 설명된 구성 요소들(어셈블리들, 디바이스들, 회로들 등)에 의해 수행되는 다양한 기능들과 관련하여, 이러한 구성 요소들을 설명하는 데에 이용되는 ("수단"이라는 언급을 포함하는) 용어는, 본원에 예시된 본 발명의 예시적인 구현들에서 기능을 수행하는 개시된 구조와 구조적으로 동등하지는 않더라도, 달리 나타내지 않는한 설명된 구성 요소의 특정한 기능을 수행하는(즉, 기능적으로동등한) 모든 구성 요소에 대응한다. 또한, 본 발명의 특정한 특징이 몇 개의 구현들중 단지 하나와 관련해서만 개시되었지만, 이러한 특징은 필요한 경우 다른 구현들의 1개 이상의 다른 특징들과 결합될 수 있으며, 어떠한 소정의 어플리케이션 또는 특정한 어플리케이션에 유익하다.
상기 장치 및 관련된 방법은, 가상 접지 플래시 아키텍쳐들과 같은 플래시 메모리 디바이스들의 분야에서, 메모리 셀 전류 판독 동작들 동안 인접하는 비트들에 대한 전하 공유 전류들의 영향 및 과도 감지 전류의 손실을 제거한다.

Claims (10)

  1. 가상 접지 플래시 메모리 아키텍쳐에 대한 플래시 메모리 셀의 논리 상태의 표시를 생성하는 시스템(600, 800)에 있어서,
    어레이의 코어 셀들을 선택하기 위해, 워드라인들과 결합된 상기 어레이 셀들의 로우들 및 비트라인들과 결합된 상기 셀들의 칼럼들로 구성된 가상 접지 플래시 메모리 어레이(640)와, 여기서 소정의 워드라인과 결합된 상기 셀들의 드레인 및 소스 단자들은 각 비트라인들 사이에 직렬로 결합되고, 상기 셀들의 게이트들은 각각의 워드라인들에 결합되며;
    감지되는 피선택 메모리 셀의 드레인 단자에 대한 드레인 단자 전위를 발생시키는 드레인 비트라인 회로(650)와;
    상기 감지되는 피선택 메모리 셀의 소스 단자와 결합된 비트라인에서 코어 셀 전류(675)를 감지하고, 플래시 메모리 셀 논리 상태의 표시(679)를 생성하는 코어 셀 감지 회로(695)와;
    판독 동작 동안 상기 감지되는 피선택 메모리 셀에 인접하는 셀의 소스 단자와 결합된 비트라인에 소스 단자 전위를 인가 및 유지하는 비트라인 프리챠지 및 홀드 회로(660)와, 여기서 상기 인가되는 소스 단자 전위는 상기 감지되는 피선택 메모리 셀의 소스 단자 비트라인에 인가되는 비트라인 전압과 실질적으로 동일하며; 그리고
    메모리 판독 동작들 동안, 상기 감지되는 피선택 메모리 셀의 비트라인들 및상기 인접하는 셀의 비트라인을 선택하는 선택적인 비트라인 디코드 회로(652, 660, 690, 695)를 포함하며, 상기 감지되는 셀에 인접하는 셀의 비트라인에 전압을 인가하게 되면, 전형적으로 상기 인접하는 메모리 셀에 대해 손실되는 전하 공유 누설 전류를 제거하는 것을 특징으로 하는 시스템.
  2. 제 1 항에 있어서,
    상기 선택적인 비트라인 디코드 회로(652, 660, 690, 695)는 선택적인 소스 칼럼 디코드 회로(652)를 포함하는바, 상기 회로(652)는 메모리 판독 동작 동안 상기 감지되는 피선택 메모리 셀의 소스 단자 비트라인 및 상기 인접하는 셀의 소스 비트라인을 선택하여 이들에게 실질적으로 동일한 전압을 인가함으로써, 상기 인접하는 셀을 실질적으로 쇼트시켜 상기 인접하는 셀과 관련된 누설 전류를 실질적으로 금지시키는 것을 특징으로 하는 시스템.
  3. 제 1 항에 있어서,
    상기 코어 셀 감지 회로(695)는:
    상기 감지되는 메모리 셀과 관련된 코어 셀 감지 전류(675)를 감지하고, 상기 코어 셀 감지 전류(675)와 관련된 코어 셀 감지 출력 전압값(710)을 생성하며, 기준 셀과 관련된 기준 셀 전류를 발생시키고, 그리고 상기 기준 셀 전류와 관련된 기준 출력 전압값(720)을 생성하는 캐스코드 전치 증폭기 회로(670)와; 그리고
    상기 캐스코드 전치 증폭기 회로(670)에 의한 상기 코어 셀 감지 출력 전압값과 상기 기준 전압 출력 전압값(760)의 비교(770)에 의해, 상기 플래시 메모리 셀 논리 상태의 표시(679, 780)를 생성하는 감지 증폭기(700)를 포함하는 것을 특징으로 하는 시스템.
  4. 제 1 항에 있어서,
    상기 선택적인 비트라인 디코드 회로는, 메모리 판독 동작 동안 상기 피선택 메모리 셀(866)의 드레인 비트라인(870)을 선택하여 드레인 단자 전위를 인가하는 선택적인 드레인 칼럼 디코드 회로(652)를 포함하는 것을 특징으로 하는 시스템.
  5. 제 4 항에 있어서,
    상기 드레인 단자 전위는 약 1.2V의 메모리 셀 감지 전압을 포함하는 것을 특징으로 하는 시스템.
  6. 제 1 항에 있어서,
    상기 선택적인 비트라인 디코드 회로는, 메모리 판독 동작 동안 상기 피선택 메모리 셀(866)의 소스 비트라인(860)을 선택하여 소스 단자 전위를 인가하는 선택적인 소스 칼럼 디코드 회로(652)를 포함하는 것을 특징으로 하는 시스템.
  7. 제 6 항에 있어서,
    상기 소스 단자 전위는 회로 접지 전위를 포함하는 것을 특징으로 하는 시스템.
  8. 가상 접지 플래시 메모리 디바이스에서 메모리 셀 전류 판독 동작을 수행하는 방법에 있어서,
    감지되는 셀(866)의 경계를 짓는 비트라인들(860, 870)을 선택하는 단계와;
    상기 감지되는 셀(866)에 인접하는 셀(856)의 소스 단자(857)와 결합된 비트라인(850)을 선택하는 단계와;
    상기 감지되는 셀(866)의 소스 단자에 결합된 상기 피선택 비트라인(857)에 소스 단자 전압을 인가하는 단계와;
    상기 감지되는 셀(866)의 드레인 단자(868)에 결합된 상기 피선택 비트라인(870)에 셀 감지 전압을 인가하는 단계와;
    상기 감지되는 셀(866)의 게이트에 결합된 워드라인(635, 810)을 선택한 다음 판독 전압을 인가하는 단계와;
    상기 피선택 인접 셀의 비트라인(850)에 프리챠지 전압을 인가 및 홀딩함으로써, 상기 감지되는 셀의 판독 동작 동안 상기 인접하는 셀(856)을 실질적으로 쇼트시키는 단계와, 여기서 상기 프리챠지 전압은 상기 감지되는 셀(866)의 소스 비트라인(860)에 인가되는 소스 단자 전압과 실질적으로 동일하며; 그리고
    상기 감지되는 셀(866)의 소스측 상의 상기 코어 셀 감지 전류(675)로부터 코어 셀 논리 상태 표시를 감지하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서,
    상기 코어 셀 논리 상태 표시를 감지하는 단계는:
    캐스코드 전치 증폭기를 이용하여 코어 셀 감지 전류(710)를 감지하는 단계와, 여기서 상기 캐스코드 전치 증폭기는 상기 메모리 셀과 관련된 상기 코어 셀 감지 전류(710)를 발생시키고, 상기 코어 셀 감지 전류(710)와 관련된 출력 전압값(750)을 생성하며, 그리고 기준 셀 전류(720)와 관련된 기준 셀 출력 전압(760)을 생성하며; 그리고
    상기 캐스코드 전치 증폭기의 전압 출력들을 수신하는 감지 증폭기(770)를 이용하여 상기 플래시 메모리 셀 논리 상태의 표시(760)를 생성하는 단계를 포함하며, 상기 인접하는 셀의 비트라인 전압-이 비트라인 전압은 상기 메모리 셀의 소스 단자에 결합된 비트라인에 인가된 프리챠지 전압과 실질적으로 동일하다-은 상기 캐스코드 전치 증폭기의 출력 전압들 및 상기 감지 증폭기의 표시를 상기 인접하는 셀들에 대한 전하 공유 누설 전류들과 실질적으로 무관하게 하는 것을 특징으로 하는 방법.
  10. 제 8 항에 있어서,
    상기 감지되는 셀(866)에 결합된 워드라인을 따라 비선택된 비트라인들(880)을 각각 플로팅 상태 또는 고 임피던스 상태로 유지하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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