TWI286753B

TWI286753B - Source side sensing scheme for virtual ground read of flash EPROM array with adjacent bit precharge

Info

Publication number: TWI286753B
Application number: TW092100297A
Authority: TW
Inventors: Pau-Ling Chen; Buskirk Michael A Van; Yu Sun
Original assignee: Spansion Llc
Priority date: 2002-01-16
Filing date: 2003-01-08
Publication date: 2007-09-11
Also published as: GB2400708B; GB2400708A; GB0415355D0; WO2003063168A2; JP2005516331A; WO2003063168A3; DE10297640T5; AU2002367515A1; CN1615526A; KR20040075081A; US6529412B1; TW200302484A

Description

1286753 五、發明說明（1) [發明所屬之技術領域] 本發明大致係有關於記憶體系統，且尤甚者係有關於虛擬接地快閃EPROM記憶體陣列系統和方法，本發明可以消除記憶胞（ce 11)在電流讀取操作期間共用充電電流會洩漏至鄰近位元之效應及其暫態感測電流^損失，因此可明顯改善其信號幅度。 [先前技術] 快閃及其他形式之電子記憶體裝置是由數以十計或數以百萬計之記憶胞所構成的，其適用於提供資料的儲存和擷取。典型簡稱為位元的記憶胞可儲存訊息的單〆個二進位部分，其通常為具有兩種可能狀態的其中一種。通常將記憶胞群組成多記憶胞單元，如包含有8個記憶胞之位元組，而字元則具有1 6個或更多個記憶胞，其通常是8的倍數。在此種記憶體裝置結構内數據之儲存是藉由將數據寫入記憶胞之特殊集合内而執行，此通常稱為規劃 (programming)此記憶胞。從記憶胞取得數據則是以讀取操作完成的。除了規劃和讀取操作’可删除在記憶體裝置内的一群記憶胞，其中此群組内各記憶胞均已規劃成已知的狀態。將各記憶胞分別組織成如位元組或字元等之可定址單元或群組，可藉由位址解碼電路而存取之以便進行讀取、規劃、或刪除操作’因此可對在特定位元組或字元内的單元進行這些操作。各記憶胞通常是由適用於儲存少量數據之半導體結構組成。舉例而言，許多傳統的記憶胞包含有

1286753 五、發明說明（2) 金屬氧化物半導體（MOS)裝置，如電晶體，在此可保存訊息的一個二進位部分。記憶體裝置包含有適當的解碼和群組選擇電路以便為這些位元組或字元定址，以及一些電路以便提供電壓給需要操作之記憶胞以便達到所需操作。刪除、規劃和讀取操作通常是藉由提供適當的電壓給記憶胞MOS裝置之特定端頭而執行。在刪除或規劃操作中所提供之電壓係用於導致電荷儲存在記憶胞中。在讀取操作中，係提供適當的電壓以便導致電流在記憶胞内流動，在此電流量係用於顯示記憶胞内所儲存數據之值。記憶體裝置包含有適當的電路以便感測所產生的記憶胞電流故可決定儲存於其中之數據，然後將其提供給裝置之數據匯流排端子使得在使用此記體裝置之系統内的其他裝置可予存取。快閃記憶體為電子記憶體媒體的其中一種型式，其不需要電源即可重複寫入和保存其内容。快閃記憶體裝置通常具有從1 00K至1 MEG寫入週次之壽命。不像動態隨機存取記憶體（DRAM)和靜態隨機存取記憶體（SRAM)之記憶體晶片，其可刪除單一個位元組，快閃記憶體通常是以固定的多位元區塊或區段為單位進行刪除和寫入。傳統的快閃記憶體是以記憶胞結構建構，其中訊息的單一位元係儲存在一個快閃記憶胞内。在此種單一位元記憶體結構中，每一個記憶胞包含有一個Μ 0 S電晶體結構，此電晶體具有源極、汲極和在基體或Ρ-井内之通道，以及覆蓋在此通道上之疊層閘極結構。此疊層閘極更包含有形成於Ρ -井表面上

92255.ptd 第8頁 1286753 五、發明說明（3) 之薄間極電介質層（有時候稱為隨道氧化層）。疊層閘極亦包括覆蓋在隨道氧化層上之多晶矽浮動閘極，和覆蓋在浮動閘極上的層間電介質層。層間電介質層通常為具以兩個氧化物層中間夾有一個氮化物層之氧化物—氮化物-氧化物（ΟΝΟ)層之多層絕緣體。最後，在層間電介質層上覆苗一層的多晶矽控制閘極。 4孤第1圖係顯示典型的反或閘（Ν 〇 R )結構1 〇〇，其中控制閘極1 1 0是連接至關聯於一列此等記憶胞1 2〇之字元線%例如WL0至WL3)以形成此等記憶胞之各區段。除此之外，記憶胞之沒極區130是藉由將具導電性之位元線（例如，至BL3 )連接在一起而形成。記憶胞之通道依據在通道之疊層閘極結構中所形成之電場而在源極1 4 〇和汲極1 3 〇間傳導電流。在NOR結構中，同一行中之電晶體ι2〇的各汲極接頭 1 3 0均連接至相同的位元線。除此之外，使與所給定位一、線相關之各快閃記憶胞1 2 〇的疊層閘極端頭1 1 〇耗接至不门的字元線（例如，WL1至WL4 )，同時使陣列中所有快閃記憮胞的源極接頭1 4 〇搞接至共同的源極接頭（c s )。在操作 “ 時’各快閃記憶胞1 2 0係經由個別的位元線和字元線而利用周邊的解碼器和控制電路進行規劃（寫入）、讀取或删操作之定址。矛、此種單位元疊層閘極快閃記憶胞之規劃，舉例而言b 利用提供相當高之電壓給控制閘極且將源極接地和使；及才亟位於較源極高之特定位準而執行。跨於隧道氧化物產生之尚電場會導致所謂的Fowler Nordheim穿隨現象。在進行

92255.ptd 1286753 五、發明說明（4) 此種處理期間，在核心記憶胞之通道區域内的電子會穿透閘極氧化物進入浮動閘極且在浮動閘極内因為浮動閘極是由層間電介質和隧道氧化物所圍繞而被捕獲。因為這些捕獲電子，所以記憶胞的門限電壓增加。記憶胞門限電壓會因為捕獲電子產生變動(且因此會影響通道導電性）而導致記憶胞進行規劃。為了刪除典型的單位元疊層閘極快閃記憶胞，故需要提供相當高的電壓給源極，且需將控制閘極固定在負電位，同時允許汲極浮動。在這些條件下，會在位於浮動閘極和源極間之隧道氧化物上形成非常高的電場。浮動閘極中所捕獲之電子會流向且聚集在浮動閘極與源極重疊的部分且從浮動閘極流出而經由通過隧道氧化物之Fowler N 〇 r d h e i m穿隨進入源極區。一旦從浮動閘極將電子移出，則可刪除此記憶胞。有關讀取操作，則在記憶胞電晶體之汲極和源極間提供特定的偏壓。記憶胞之汲極為位元線，其連接至在同一位元組或字元群組内之其他記憶胞的汲極。在傳統疊層閘極記憶胞之汲極上於讀取操作時所提供的電壓一般是在1. 0至1. 5伏特。然後提供電壓給記憶胞之電晶體閘極（例如，字元線）以便導致電流從汲極流到源極。讀取操作時所提供的閘極電壓通常是在已規劃門限電壓（V τ)和未規劃門限電壓之間位準。藉由量測所產生之電流可決定儲存在記憶胞内之數據值。除了 NOR結構外，一些先前技藝的快閃記憶體亦使用

92255.ptd 第10頁 1286753 五、發明說明（5) 如弟2圖所顯示之”虛擬接地”結構。典型的虛擬接地結構 2 0 0包含有快閃記憶胞2 1 0之列2 4 0和快閃記憶胞對（2 1 0& 2 3 0 )之行（2 6 0、2 7 0、2 8 0、2 9 0 )，其中列之疊層閘極端頭 2 1 5耦接至相關的字元線（例如，w L函W L n) 2 4 0，而一個電晶體23 0之汲極2 35則耦接至相關的位元線（例如，bLq^ BL m)且將鄰近電晶體2 1 0之源極2 2 0_接至相同的的位元線 2 7 0。除此之外，與字元線2 4 0相關之快閃記憶胞（例如， 2 1 0& 2 3 0 )的每一列是藉由將記憶胞2丨〇之源極2 2 0搞接至鄰近記憶胞2 3 0之汲極2 3 5而串聯連接，其中在同一行内之各電晶體的沒極端是連接到相同的位元線。經由字元線和束缚該相關記憶胞的一對位元線可選擇個別之快閃記憶胞。舉例而言，在讀取快閃記憶胞2 1 〇時’當提供正電壓給耦接至快閃記憶胞2 1 〇之汲極的位元線（BL〇) 2 6 0時可建立傳導路徑，而耦接至位元線（BLi)27〇的源極則可選擇性耦接至接地端（v ss)。因此，虛擬接地的形成是藉由將與需要規劃或讀取之快閃記憶胞的源極端相關的位元線選擇性切換至接地而達成。 V7第3圖係顯示NOR結構，在此典型的先前技藝中，其虛擬接地的快閃記憶體陣列區段3〇〇包含有用於選擇一個或多個子元線3 2 5之列解碼邏輯電路3 2 〇，和用於選擇一個或多個位元線3 3 5之行解碼邏輯電路3 3 〇。舉例而言，快閃記憶胞310之陣列區段包含有51 2列和6 4行的記憶胞，其分別與5 1 2條字元線和6 4條位元線相關。如第4圖中所顯示，傳統先前技藝中的全陣列3 5 0可能

92255.ptd 第11頁 1286753 五、發明說明（6) 包含有1 6個此種區段（3 6 0和3 7 0 )，其具有相關的字元線和位元線解碼邏輯。典型的先前技藝快閃記憶體電路結構係顯示在第v 5圖中。先前技藝的虛擬接地快閃記憶體電路4 0 0，包含有用於選擇一個或多個字元線4 3 5之列解碼邏輯電路4 2 0，和用於選擇一個或多個位元線4 4 5之行解碼邏輯電路4 5 0。快閃記憶胞4 4 0之陣列亦包含有一個或多個區段（例如，5 1 2列和6 4行）的記憶胞，其與等數目之字元線和位元線相關。另一方面，在行解碼邏輯電路的某些虛擬接地結構應用中之位元線是成對地解碼以便同時選擇兩個或多個位元線 (例如，圍住將讀取記憶胞之位元線）。除此之外，可使用各種用於感測記憶胞之邏輯狀態的方法。在此將討論其中兩種方法，分別是汲極側感測架構，和源極側感測架構。簡單的說，這兩種感測架構的不同在於其相關位元線感測電路所在位置是在記憶胞的那一側。舉例而言，在汲極側感測架構中，感測電路是耦接至與將感測記憶胞之汲極端頭相關之位元線，而在源極側感測架構中，感測電路是耦接至與將感測記憶胞之源極端頭相關之位元線。舉例而言，不管是沒極側感測架構或源極側感測架構均在相關位元線上使用串聯電流、電流映射、或任何其他型式的感測結構。將先討論汲極側的感測。鐺5圖，舉例而言，包含有汲極側感測電路以便讀取先前技藝的虛擬接地電路4 0 0之快閃記憶胞，其具有將陣列的一個或多個區段的所有位元線預先充電至具有相同正

92255.ptd 第12頁 1286753 五 '發明說明（7) $壓V D(例如’大約i. 2伏特）4 4 5之總體預先充電電路4 6 〇，路路4 0 0可用於感測經由疊接的電流至電壓前置放大器電由4 7 〇之快閃記憶胞電流。疊接的前置放大器電路4 7 〇提供於Vcc4l 5所產生之正電壓v鈐在陣列440内所選擇快閃記憶 ^之沒極側的位元線，而所選擇記憶胞之源極側則經由虛 1接地切換電路4 9 0透過另一個位元線耦接至接地端4 8 0以更產生核心記憶胞感測電流I⑽e475。疊接的前置放大器 4 7 0將核心記憶胞感測電流I⑽E4 7 5轉換至用於感測放大器 476之核心記憶胞感測電壓vcgre477。疊接的前置放大器47〇亦產生參考電流IREF^將其轉換成參考電壓Vref4 78，其在感測大器476中與V⑽E4 7 7相比較。 v在讀取期間，與快閃記憶胞感測電流I cgre4 7 5相關之感測電壓VC0RE477將在感測放大器476中與參考電壓Vref478相比較以便產生核心記憶胞確認指示4 7 9，其顯示正確的快閃記憶胞邏輯狀態是儲存在預期位置。 V第6圖係顯示方法50 0和用於讀取在第5圖所顯示先前技藝虛擬接地電路中之傳統選擇之快閃記憶胞的四個基本步驟（510、5 2 0、5 3 0、54 0 )。首先，在從時間t0開始之步驟5 1 0中，如同用於感測快閃記憶胞電流，其事先將所有位元線（BL〇£ BLM)預先充電至相同的正電壓vD(例如，大約 1 · 2伏特）。假設在時間t冬步驟5 2 0時所有位元線均已預先充電至正電壓V D。然後在時間t彖步驟5 2 0時將總體預充電電路與電壓V /斤有位元線斷開，且允許這些位元線浮動而不需提供任何電壓。在時間t夂步驟5 3 0，藉由在記憶胞沒

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五、發明說明（8) ?1 4ΐ^ i 16，fS' ^ ^ ^ ^ ^ ^ ^ blx 1Λ Λ ^ e m 53 5^ ^ ^ ^ ^ ^ wl, t Γ在此牛:：線持續洋動的同時選擇^ 作ί=Γ位元線BLx+ 1 545亦選擇性柄接至接地 =作m ΐ。在時間α步驟540，快閃記憶胞535感 U提供字元線電壓、在_36提供位元 λ快閃記憶胞535之沒極，和提供接地547 、、、σ所4擇核心記憶胞5 35之源極545。

而選=二藉Ϊ字元線和一對圍繞相關記憶胞的位元線 “擇m胞。舉例而言，在讀取第6圖之區段的、2 e丨思胞时，當將正電屋v提供給耦接至快閃記憶胞之擇線(例#，BLx) 53 6的其中之一、提供所耦接至選輕接至接地（v ss) 5 4 7之鄰近位元線（例如，BL ) 5 4 5之、門c fe胞的源極和提供適當的字元線（例如，WLJ電壓給所選擇記憶胞之閘極時可建立傳導路徑。 x

、藉由在所選擇核心記憶胞中形成之電流，在疊接的電 /;IL至電壓前置放大器電路内將核心記憶胞感測電流548和傳送到感測放大器（例如，第5圖之4 7 6 )之參考記憶胞電壓 v re轉換成核心感測電壓v⑽#便產生正確快閃核心記憶胞邏輯狀態之核心記憶胞確認指示（例如’第5圖之4 7 9 )。 %第7圖中先前技藝之整體位元線電壓與時間關係圖 5 5 0和第8圖中先前技藝之核心記憶胞感測電流與時間關係圖5 7 0可看出傳統方法的缺點。當所有位元線之整體預先充電於第7圖所示之時間t 〇5 5 5時開始’所有位元線上之電

1286753 五、發明說明（9) 壓會沿著線段5 6 0快速充電至所提供的正電壓V D(例如，大約1. 2伏特）5 6 2。將所有位元線上之電壓短暫地固定在V疸到時間t β 5 7，在此時間點使V與所有位元線斷接。在預先充電時間t 〇5 5 5之後，和在核心記憶胞選擇時間1 25 5 7之前，允許一個或多個區段之整體施加到所有位元線的電壓 V踭動，且因此會因為耦接至所選擇字元線之記憶胞的漏電流而沿著列舉曲線區段5 6 3放電至低電壓。在V斷接之後在位元線上能夠維持正電壓V妁時間量為在字元線上所有記憶胞的組合分佈電容和沿著各位元線之所有個別記憶胞的總漏電流的RC函數。此記憶胞漏電流之來源為所有相關記憶胞間共用分享電荷（簡稱為電荷分享）和半導體結構之材料特性的結果。同時，因為所有與字元線相關的記憶胞均令其汲極和源極串聯耦接，所以這些記憶胞均具有經過所感測記憶胞之汲極側的共用漏電流路徑。假如選擇一個記憶胞，舉例而言，在字元線尾端之記憶胞，則在將感測其電流之記憶胞的汲極侧可以看到6 4個記憶胞共用漏電流。時間1 2 5 5 7，選擇圍繞所感測記憶胞之位元線及其相關之字元線。一但選擇，則利用疊接電路感測快閃核心記憶胞電流I⑽洱顯示第8圖之記憶胞在線段5 8 0之感測電流與時間關係圖。可是，亦將核心單元電流加至由所有耦接在已選擇字元線之記憶胞上所展現的總漏電流。在範例 5 7 0中’總感測電流I LEAKAGE+ I CORE( 5 8 0 )應该大於低核心S己十思胞電流I c〇RE，此應該讀做邏輯π Γ’。藉由將一般的記憶胞感

92255.ptd 第15頁 1286753 五、發明說明（10) 測電流，舉例而言設定為大約100uA( 5 9 0 )，以便感測邏輯 ’’ 0 M狀態，則傳統的疊接和感測放大電路會因為混合核心記憶胞電流和漏電流之結果所以在步驟5 8 5之時間t 5 5 8代以錯誤地顯示邏輯” 0 n狀態。再次參考苐7圖’位元線電壓持縯放電且沿著線段5 6 3 下降直到在時間13 5 5 8時感測到所選擇記憶胞之感測電流。在與此3己憶胞之感測電流5 9 0相關之感測電壓5 6 8，和在線段5 6 3之點5 6 5，會在所感測記憶胞之沒極和與該鄰近汲極側之記憶胞的汲極間形成電壓降。在記憶胞間所感測之電壓降會增加這些記憶胞中的漏電流，並增加感測電流項取之結果錯誤（讀取訊號的幅度）。除此之外，在記憶胞間因為釋放整體提供給位元線之電壓而感測之電壓降具有如曲線5 5 0和5 7 0所顯示之動態或可變特性。漏電流的此種動態特性使得記憶胞感測電流讀取操作不一致，且降低讀取訊號的幅度。此種感測電流的變動降低其在讀取模式電路上分辨記憶胞是否已正確規劃之能力。雖然在此已經討論汲極側感測架構，但應該可瞭解源極側感測架構亦受限於泡漏至鄰近記憶胞之漏電流，且因此在讀取操作時在許多方面會發生相同錯誤。汲極側感測具有直接提供給與所感測記憶胞鄰近之記憶胞的預先充電電壓’其會變成浮動或放電成另一個位準，因而導致不同的電壓和現成的漏電流路徑。源極側感測亦具有記憶胞’ 其與在某些電壓下會浮動之感測記憶胞鄰近’這些電壓係

92255.ptd 第16頁 1286753 五、發明說明（11) 因為其前一次所執行之記憶體操作（例如，讀取、刪除、規劃）而保留在此記憶胞上。因此，不管是任何一種感測方式，跨經在讀取記憶胞之感測側和鄰近記憶胞上的電壓降意味著有一用於漏電流之路徑和讀取感測錯誤。因此，有必要具有一穩定的裝置可以在記憶胞電流讀取操作期間，消除洩漏至鄰近位元之充電共用漏電流效應和在暫態感測電流上之損失，因此可以明顯改善在虛擬接地快閃EPROM記憶體陣列系統中之訊號幅度。 [發明内容] 下文中將描述本發明之簡要摘要以便提出本發明某些概念的基本瞭解。此摘要並不是本發明的廣泛概論。所以並不期望可以確認本發明的主要或關鍵元件，也不希望能夠描述本發明的範圍。其主要目的為能夠以簡單的形式描述本發明的某些概念以作為稍後將提出之更詳細說明的序文。本發明係有關於一個系統和方法，其可以在記憶胞電流讀取操作期間消除洩漏至鄰近快閃記憶胞之充電共用漏電流效應和在感測電流上之損失，因此可以明顯降低在虛擬接地快閃記憶體陣列系統中之讀取錯誤。本發明提供位元線預先充電和保持電路，以及選擇位元線解碼電路和方法論之組合，藉此在記憶體讀取操作期間可將預先充電電壓提供給與感測記憶胞鄰近之特定位元線，其中提供預先充電電壓V ss(例如，大約0伏特或接地）給位於與所感測記憶胞源極測鄰近之記憶胞源極端（源極

92255.ptd 第17頁 1286753 五、發明說明（12) 側位元線）的位元線會降低或抵消傳統上與鄰近記憶胞相關之漏電流。在記憶胞内之漏電流得變動通常會反映在記憶胞感測放大器電路感測電流輸出之讀取，該電路會導致記憶胞邏輯狀態之錯誤顯示，。這些讀取錯誤係簡稱為’’讀取幅度π。藉由提供與提供給所感測記憶胞源極位元線之電壓實質相同的電壓給鄰近記憶胞之源極位元線，可明顯免除跨經鄰近記憶胞間之電壓降且因此可避免在讀取感測電流輸出時之變動。此電流輸出係提供給源極側電路，該源極側感測電路產生通過感測放大器感測以便產生記憶胞邏輯狀態指示之相關讀取感測電壓。因為由鄰近記憶胞之漏電流所引起的電流變動已消除，所以可確保更一致性的記憶胞讀取。這些特性是由本發明之源極側感測架構而提供的。本發明之感測架構的特徵為有較少的位元線需要預先充電（例如，僅兩條位元線需要預先充電），此乃不同於藉由傳統感測架構區段的所有位元線或整個陣列之所有位元線均需要充電。本發明之感測架構的另一個特徵為可獲得比傳統架構更穩定的輸出顯示，其是藉由消除因為在鄰近記憶胞間的漏電流和在所產生記憶胞感測電流中之變動而引起的動態特性，所以可改善讀取訊號的幅度。這特性在多位元記憶體裝置中是特別有用的，在此需要較高的訊號幅度以便區別各位元間之門限分佈區。本發明之感測架構的再一個特徵為因為消除鄰近記憶

92255.ptd 第18頁 1286753 五、發明說明（13) 胞之漏電流，所以可以減少製造時須將加以考量之漏電流。與傳統感測架構相比，本發明的優點為免除位元線和陣列記憶胞之動態充電特性。除此之外，本發明亦消除記憶胞電流讀取因為在記憶胞感測或預先充電電壓斷接之後由於讀取時序所引起之變動。因此，讀取時序將不會影響真正的讀取。因此，提出用於為虛擬接地快閃記憶體操作產生快閃記憶胞邏輯狀態顯示之記憶體系統，其很明顯地不受鄰近記憶胞之充電共同漏電流影響。本發明之概念可應用在包含有虛擬接地記憶胞結構之裝置中，在此記憶體漏電流可能非常高，且此多位元記憶體相關裝置係使用較高的訊號幅度。為了達到前述的及相關的目的，本發明包含有下文中詳細說明及在申請專利範圍中特別指出之各特徵。下列說明及所附加的圖式詳細提出本發明的某些特定實施例。可是，這些實施例僅是用於說明可應用本發明原則的一些方法。本發明的其他的目的、優點和新穎特徵將因為下列參考伴隨圖式而對本發明進行的詳細說明而變得更加顯而易 [實施方式] 現將參考圖式說明本發明，其中相同的參考數字在全文中係標示相同的元件。本發明係有關於虛擬接地快閃 EPROM陣列電路和用於為虛擬接地快閃記憶體操作產生快

92255.ptd 第19頁 1286753 五、發明說明（14) 閃記憶胞之邏輯狀態顯示的方法。此系統包含有位元線預先充電和保持電路，其可供應預先充電電壓V ss(例如，大約0伏特或接地）給鄰近感測記憶胞之記憶胞的源極位元線，其中所提供的電壓很明顯地與提供給感測記憶胞之源極位元線的電壓相同（例如，大約0伏特或接地）。此系統更包含有選擇位元線解碼電路，其在記憶體讀取操作期間可選擇將感測之記憶胞的位元線和鄰近記憶胞之位元線，其中提供實質相同電壓給鄰近感測記憶胞之記憶胞之位元線，該位元線解碼電路會降地或抵銷習知的與鄰近記憶胞相關之漏電流。此系統亦包含有核心記憶胞感測電路，其可產生來自記憶胞之核心記憶胞感測電流，和產生快閃記憶胞邏輯狀態之指示，其很明顯地與鄰近記憶胞之充電共用漏電流無關。再次參考上列圖示，第9圖係顯示用於具有鄰近位元預先充電之源極側感測架構之範例系統6 0 0的系統位準功能區塊圖，其可實現本發明的各種概念。範例快閃記憶體感測電路架構6 0 0包含有用於選擇一個或多個字元線6 3 5之列解碼邏輯電路6 2 0，耦接至在陣列 6 4 0内之記憶胞汲極端之用於選擇一個或多個位元線6 4 5的没極行解碼邏輯電路6 5 0，和搞接至在陣列6 4 0内之記憶胞源極端之用於選擇一個或多個位元線6 4 7之可選擇源極行解碼邏輯電路6 5 2。快閃記憶胞6 4 0之陣列亦包含有記憶胞之一個或多個區段（例如，5 1 2列和6 4行），其與字元線和位元線之相等數目有關。

92255.ptd 第20頁 1286753 五、發明說明（15) —- 用於讀取虛擬接地電路6〇〇之快閃記憶胞的電路包含有預先充電和保持電路6 6 0，其僅以預先充電電壓v ss(例如大力〇伏特或接地）6 8 0預先充電陣列之一個或多個區段已選擇位元線，此電壓Vss 6 8 0與經由虛擬接地電路69〇所提供之電壓實際上相同。疊接前置放大器電路6 7 〇經由沒極行解碼電路6 5 0提供由V cc 6 1 5產生之正電壓v D(例如，大約1 · 2伏特）64 5給在陣列640内已選擇快閃記憶胞汲極側之位元線。已選擇記憶胞之源極側是經由選擇用源極行解碼電路6 5 2透過鄰近的源極側位元線而耦接至接地6 8 〇以便經由虛擬接地切換電路6 9 0產生核心記憶胞感測電流丨c_ 6 7 5。源極側感測電路6 9 5感測快閃記憶胞電流以便產生正確快閃記憶胞邏輯狀態之相關核心記憶胞感測指示6 7 9。第1 0圖係顯示與本發明概念有關之範例源極側感測電路（例如，第9圖之6 9 5 )的簡單概略圖7 0 0。源極側感測電路7 0 0感測快閃記憶胞電流，且利用電流至電壓轉換器7 3 0 將此核心記憶胞感測電流ICGRE7 1 0轉換成核心記憶胞感測電壓V c〇RE7 5 0。在源極侧感測電路7 0 0内之另一個電流至電壓轉換器740亦產生參考電流I REF72 0且將其轉換成參考電壓v ref? 6 0 ’其在感測放大裔7 7 0中將其與V core? 5 0相比較。同時在源極側感測電路7 0 0内之疊接前置放大器電路7 0 5中將此二個電流至電壓轉換器7 3 0和7 4 0組合在一起。於讀取期間，在感測放大器7 7 0中將與快閃記憶胞感測電流I⑽J1 〇相關之感測電壓VCQRE75 0和參考電壓VREF76 0相比較，以便產生正確快閃記憶胞邏輯狀悲之核心記憶胞指

92255.ptd 第21頁 1286753 五、發明說明（16) 示 7 8 0 〇為了可以對本發明之操作進行更佳的分析，在第11圖中提出具有依據本發明概念之感測記憶胞8 6 6和鄰近記憶胞8 5 6、位元線預先充電和保持電路8 5 5、源極側感測電路 8 9 0、疊接前置放大器8 7 5、虛擬接地選擇電路8 6 5、和接地8 6 9之範例虛擬接地陣列部分8 0 〇的簡化概略圖。可藉由沒極或源極行解碼電路（未顯示）選擇範例位元線元件B l ! 8 5 0至BL 48 8 0和範例字元線元件WL n8 1 0，以便選擇一個或多個記憶胞 8 4 6、8 5 6、8 6 6、8 7 6。在此電路80 0中，依據本發明，首先藉由選擇圍繞此記憶胞之汲極和源極端的兩條位元線和耦接至此記憶胞閘極端之字元線而選擇將感測記憶胞8 6 6。詳言之，記憶胞 8 6 6是藉由源極位元線bl 2 8 6 0和汲極字元線BL 3 8 7 0以及耦接至其閘極端的字元線WLn 8 1 〇而選擇。鄰近感測記憶胞 8 6 6之源極端（源極側）的鄰近位元記憶胞8 5 6亦具有源極側位元線B L i 8 5 0，而該源極側位元線b L 2 8 5 0伴隨著源極側位兀線BL 2 8 6 0，可藉由選擇性將預先充電電壓v ss(例如，大約0伏特或接地）耦接至位元線8 5 〇和8 6 0而將其預先充電至實質的相同電壓。豐接前置放大器8 7 5接收所提供的v cc電源供應電壓（例 =胃大約2 · 6至3 · 6伏特），且依據本發明之基本概念將此電壓轉換成提供給位元線8 7 0之V c钓類比導出電壓作為ν D (例如，大約1 · 2伏特）。虛擬接地是利用虛擬接地選擇電路8 β 5和接地8 6 9而提

92255.ptd 第22頁 1286753 五、發明說明（17) 供給所選擇記憶胞866。行選擇CS電晶體8 5 2、86 2和8 72，以及選擇線SEL電晶體853、863和873係用於為記憶胞分別選擇所希望汲極側和源極側位元線。位元組選擇預先充電 BSP電晶體851選擇預先充電和保持電路85 5之應用，而位元組選擇汲極BSD電晶體871則選擇疊接前置放大器8 75之應用’且位元選擇接地BSG電晶體86 1為用於感測記憶胞之源極側之虛擬接地選擇電路的一部分。在為將感測記憶胞8 6 6選擇汲極側和源極側虛擬接地位元線之後’選擇鄰近位元記憶胞之源極側位元線，且選擇感測A憶胞之字元線。除此之外，藉由BSP85 1選擇預先充電和保持電路855，藉由BSD 871選擇疊接放大器電路 8 7 5，且利用虛擬接地電路8 6 5選擇接地8 6 9，將感測電壓v D 提供給位元線8 7 0。在上述方法中，僅預先充電選擇的位元線（耦接至已選擇感測記憶胞8 6 6之源極的位元線和耦接至鄰近記憶胞8 5 6之源極的位元線）。藉由經由所感測記憶胞8 6 6而提供感測電壓V鈐汲極位元線8 7 0之疊接前置放大器建立到源極側位元線8 6 〇和到接地8 6 9之電流路徑I⑽E。利用源極側感測電路8 9 〇偵測此記隐胞感測電流I⑽在將其轉換成感測電壓VCGRE，此電壓係用於在感測放大器（參考第1〇圖之7 70 )中做為記憶胞感應指示〇除了由源極側感測電路8 9 0所感測之需要的I cqre電流路徑外’在虛擬接地架構8 0 〇中存在另一個充電共用電流路徑I LEAKAGE’其從源極側位元線8 5 0流向所示之在鄰近位元記

92255.ptd 第23頁 1286753 五、發明說明（18) 憶胞8 5 6之源極側上與所選擇字元線8 1 0相關之其他相接續的記憶胞（例如，記憶胞8 4 6 )。當所有朝向鄰近位元記憶胞8 5 6之源極側的記憶胞均沒有提供電壓給其位元線且是浮動時，跨接在這些記憶胞上之電壓降會產生通過這些記憶胞的漏電流路徑。可是，本發明藉由提供實質相同V ss電壓給鄰近記憶胞和受感測記憶胞之源極側位元線而刪除流經鄰近記憶胞之漏電流。藉由提供實際相同電壓V ss(例如，大約0伏特或接地）給感測記憶胞8 6 6之源極側位元線8 6 0和鄰近記憶胞8 5 6之源極側位元線8 5 0，或為所感測記憶胞和鄰近記憶胞維持此相同的電壓，則任何可能從鄰近位元記憶胞8 5 6流向沿著字元線上任何其他源極側記憶胞之漏電流將不會對核心記憶胞之感測電流I⑽發生影響。換句話說，假如有鄰近記憶胞漏電流，則本發明之方法會產生有關此記憶胞感測電流不受影響的情況。相反地，在傳統的感測架構中，預先充電電壓起先是提供給所有的位元線，然後使其與鄰近位元源極側之位元線斷接，所以不期望之充電共用電流I leakage會從疊接前置放大器8 7 5經由源極側位元線8 6 0而沿路徑流向鄰近位元記憶胞8 5 6，且流至在感測記憶胞8 6 6之源極側上與所選擇字元線8 1 0相關的所有其他記憶胞。因此，在傳統配置中從疊接前置放大器8 7 5流出之總感測電流將為I TOTAL= I CORE+ I LEAKAGE’ 且可能導致記憶胞之邏輯狀態之讀取感測指示錯誤或具有增大的訊號幅度。

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五、發明說明（19) 從另一個概念，且依據本發明的基本概念，藉由幾乎相等的電壓給鄰近位元記憶胞之兩側，所以在鄰近位兀上不會有電壓降，且因此沒有可能影響感測電流之恭、、六流經鄰近位元。 a w 本發明的另一個顯著特徵係有關於選擇用源極電路（第9圖之652 )，其在讀取操作模式下，可選擇^ ^ 憶胞之特定源極側位元線且將其輕接至源極側感測電^ 5己 (第9圖之695、第1〇圖之70 0、或第u圖之89〇)和虛擬= 選擇電路（第9圖之69 0或第11圖之865)，且可用於選埋、極側鄰近位元記憶胞之位元線並將其耦接至和伴源古路（第9圖之6 6 0或第1〇圖之8 5 5 )。 1示待電在本發明的另一個概念中，汲極行解碼電路 650 ):用於選擇感測記憶胞之特定汲極側位元線且1，接至《接刖置放大器電路（第9圖之6 7 〇或第丨丨圖之7 /、 Π =極端與位元物目關之記憶胞以供續取，k擇源極行解碼電路6 5 2係用於選擇位項

以便將源極側電壓提供至此（例如，大約〇伏牿和BL 除此之外，對所選擇之記憶胞（其源極端與位元^接$ )。關），可使用汲極行解碼電路65 0選擇位元、、相汲極側V祝憶胞感測電壓至此（例如， χ+ια便提供因此，在此所顯示之本發明架構係用於在 EPROM§己憶體應用中執行記憶體操作（例如，查以便感測快閃記憶胞邏輯狀態之指示，1 、釗和刪除）記憶胞之充電共用漏電流無關。八"顯地與鄰近

1286753 五、發明說明（20) 本發明可將充電共用漏電流效應從記憶胞感測電流中消除，因此所產生的記憶胞在讀取時因為改善其讀取訊號的幅度所以可提高其正確性。因此，本發明的感測架構使得所選擇位元線上之充電在記憶胞電流感測之前能夠固定在一個穩定電壓，而不是在動態放電期間嘗試取樣記憶胞，所以使得讀取感測電流在整個感測操作期間均能保持穩定，且使得感測操作之時序變得不重要。具有上述這些優點的感測架構能夠產生更穩定的輸出顯示，且不會因為充電共用漏電流或讀取感測時序而有變動。這些特徵在減輕製造時之漏電流需求，和 /或當記憶胞漏電流也許向時是非常有用的’且尤甚者在多位元記憶體裝置中需要較高的訊號幅度以便可分辨用於定義各位元之V A門限分佈區之間時這些特性更是有用。亦可發現在本發明中，就給定的感測記憶胞而言，在陣列中需要預先充電的位元線減少，其不同於在傳統的感測架構中必須對一個區段内之所有位元線，或整個陣列之所有位元線預先充電。上述範例係針對具有傳統單位元、堆疊閘極型快閃記憶胞進行討論。另一方面，在依據本發明之記憶體裝置中，記憶胞可能包含有多位元的快閃記憶胞架構，所以希望能夠提供另一個亦是在本發明目的内之架構。在本發明的再一個概念中提供一種方法可在記憶體裝置進行讀取操作時顯示虛擬接地快閃記憶胞（具有鄰近位元預先充電之源極側感測）之邏輯狀態，該方法可應用於

92255.ptd 第26頁 1286753 五、發明說明（21) 此處所列舉和說明之記憶體裝置中，以及其他的記憶體裝置中。茲參考第1 2圖，圖中所列舉之範例方法9 0 0可依據本發明的概念用於感測虛擬接地快閃EPROM記憶胞之狀態。雖然在此所列舉和說明之範例方法9 〇〇為一連串的動作和事件，但是本發明並不是僅限於這些動作或事件在此所列舉之順序’因為有些依據本發明之步驟可能以不同的順序發生和/或與非在此所列舉和說明之其他步驟同時發生。除此之外’並不是所有列舉之步驟均需要用於實現依據本發明之方法。再者，很明顯地方法9 〇〇是可依據在此所列舉和說明的裝置和系統以及未在此顯示之其他系統實現。、一方法9 0 0包含有選擇與將讀取記憶胞相關之字元線和 =π線，以及鄰近位元記憶胞之位元線。方法9 〇〇更包含供給鄰近記憶胞位元線之電壓和保持此電壓，此電壓相π上、提彳、°將感測記憶胞源極位元線之預先充電電壓測電壓之ϊί ίο:心，憶胞讀取感測電流和相關的讀取感 ^ '、匕含有產生參考記憶胞電流和相關的利用比較讀取感測電壓和參考電壓而漏電流的變動，此；^ f 5狀態，®此可消除充電共用顯示上。具有鄰近位元：：：j在記憶體讀取感測操作之測架構是從步驟910P1 >先+充電方法之虛擬接地源極側感碼電路（例如，用於m遲在ί驟920僅藉由選擇源極行解之BLXM)選擇將感測夂己：胞之BL和用於鄰近記憶胞胞之源極側位元線和鄰近位元記情

第27頁 1286753 五、發明說明（22) 胞位元線，且將基本上與提供給將感測記憶胞源極位元線之預先充電電壓相同的預先充電電壓V ss(例如，大約0伏特或接地）提供給源極側位元線且固定之。在9 3 0，利用汲極行解碼選擇電路選擇感測記憶胞之汲極位元線（例如，用於其源極連接至BL式記憶胞的BL x+1)，且疊接前置放大器電路產生感測電壓V D(例如，大約1. 2伏特）給感測記憶胞之汲極位元線。選擇耦接至感測記憶胞閘極之字元線且在 9 4 0提供字元線電壓。在9 5 0，藉由源極側感測電路感測所選擇記憶體核心記憶胞之感測電流I⑽洱將其轉換成感測電壓V c〇RE(例如，第1 0圖之7 1 0和7 5 0 )，其亦產生參考電流I RE洱將其轉換成V REF(例如，第1 0圖之7 2 0和7 6 0 )。其後，在步驟9 6 0 ’精由Ί買取感測電壓V cqr和蒼考電Μ V reA比較而偵測核心記憶胞之邏輯狀態且將其結果顯示在感測放大器之輸出端（第1 0圖之7 7 0 )。感測放大器之輸出假如記憶胞電流不大於參考記憶胞電流時會在步驟9 7 0中導致已規劃邏輯狀態，或假如記憶胞電流大於參考記憶胞電流時會在步驟9 8 0中導致刪除或未規劃邏輯狀態。在任何事件中，具有鄰近位元預先充電操作之源極側感測架構之後是在990 結束，且在其後記憶體裝置之刪除或規劃感測操作中重複方法9 0 0。因此方法9 0 0提供可在所選擇位元線上進行穩定、低漏電流、正確的記憶胞感測讀取、預先充電和保持、及感測電路，此電路可以提供基本上與感測記憶胞預先充電電壓相同之電壓且保持此電壓及利用此電壓消除充電共用漏

92255.ptd 第28頁 1286753 五、發明說明（23) 電流的變動，此變動通常會反映記憶體讀取感測操作之顯示。具有鄰近位元預先充電之源極側感測架構因此彳艮明顯地不會受充電共用漏電流變動影響且玎用於虛擬接地快閃 EPROM記憶體陣列的刪除或規劃感測操作。亦可依據本發明提供其他不同的方法，因此可使用記憶胞感測架構免X除吕己憶胞或位元線漏電流的影響。 ' 雖然已經根據一個或多個應用顯示和說明本發明，然具有此方面技藝者一旦在讀取和瞭解此說明書及其附加圖' 示之後將可提出其均等的變動及修改。特別是針^上^ = 件γ組件、裝置、電路等）所執行的各種功能， ^ = 些兀件之術語（包含有所提及之”裝置”）除非特‘二H ，能夠對應於執行上述元件之特殊功能的任何^件’希即，功能上均等），就算其結構與所提出社疋件同，此處所提出之結構係用於執行本發。並不元王相本應用。除此之外，雖然僅針對复中一此所列舉之基術語”包，此術語的特殊特徵，但是為了達到給定^殃;;f用提出本發明可以與其他應用的一個或多個特徵组人。、:，這些特徵含”之使用範圍涵蓋有詳細說明和申往0冉者將涵蓋類似術語"由…組成，，之功能甲/專利範圍 [工業應用] b 此裝置及相關方法可在如虛擬憶體裝置之領域中用於消除鄰近位接地快閃結構等快閃記效應，且在記憶胞電流讀取操作凡之充電共用漏電流之失。 ’間降低暫態感測電流損

1286753 圖式簡單說明 [圖式簡單說明] 第1圖係顯示傳統NOR快閃記憶體架構之概略圖；第2圖係顯示傳統虛擬接地快閃EPROM記憶體陣列之概略圖，第3圖係顯示先前技藝中具有字元線和位元線解碼電路之記憶胞的虛擬接地陣列之簡化概略圖；第4圖係顯示形成較大記憶體陣列之數個記憶體區段的架構方塊圖；第5圖係顯示用於指示在虛擬接地陣列内記憶胞之狀態的傳統架構之系統位準功能區塊圖；第6圖係顯示傳統架構用於在虛擬接地陣列中讀取記憶胞狀態的四個範例步驟；第7圖係顯示整體位元線電壓對時間的波形圖，其顯示在傳統記憶胞感測架構的四個範圍步驟中其位元線電壓的變化；第8圖係顯示記憶胞感測電流強度對時間的波形圖，其顯示傳統記憶胞感測架構的四個範圍步驟中其記憶胞感測電流和漏電流的變化；第9圖係顯示用於具有鄰近位元預先充電之源極側感測架構之範圍系統的系統位準功能區塊圖，其可用於實現本發明的各種概念；第1 0圖係顯示依據本發明概念之第9圖之源極側感測電路範例之簡化概略圖；第1 1圖係顯示依據本發明概念之範例虛擬陣列部分，

92255.ptd 第30頁 1286753 圖式簡單說明其具有感測記憶胞和鄰近記憶胞、位元線預先充電和保持電路、豐接前置放大裔、虛擬接地選擇電路、和源極側感測電路之簡化概略圖；和第1 2圖係顯示依據本發明概念用於感測虛擬接地快閃 EPROM記憶胞狀態之範例方法的流程圖。 100反或（NOR)結構 110控制閘極（閘極接頭） 1 2 0記憶胞（電晶體） 1 3 0汲極（汲極區、汲極接頭） 1 4 0源極（源極接頭） 2 0 0虛擬接地結構 2 1 0、2 3 0 快閃記憶胞（電晶體） 2 1 5疊層閘極接頭 2 2 0、5 4 5 源極 2 35汲極 240列（字元線） 260、270、280、290 行 260、270、850 位元線 3〇〇區塊 310快閃記憶胞 3 2 0、6 2 0列解碼邏輯電路 325、435、6 35字元線 3 3 0行解碼邏輯電路 335、536、545、647、860、870 位元線 3 5 0全陣列 3 6 0、3 7 0 區塊 4 0 0虛擬接地快閃記憶電路 420列解碼邏輯電路 400電路 4 1 5、6 1 5 V cc 4 4 0快閃記憶胞（陣列） 445位元線（正電壓VD) 450、650、652行解碼邏輯電路 460預先充電電路 470前置放大器（電路）

92255.ptd 第31頁 1286753 圖式簡單說明 4 75、6 75 感測電流（IC0RE) 4 77、75 0 感測電壓（VC0RE) 4 7 9確認指示 4 9 0虛擬接地切換電路 510、5 2 0、5 3 0、54 0 基本 535" 846' 856" 866" 876 5 4 7、8 6 9 接地 5 5 0整體位元線電壓與時間 5 5 5時間t 〇 5 5 7時間12 5 6 0、5 6 3 線段 5 6 5點 5 7 0記憶胞感測電流與時間 58 0線段（感測電流） 5 9 0感測電流 6 0 0快閃記憶體感測電路架 640陣列（快閃記憶胞） 6 6 0預先充電和保持電路 6 7 9記憶胞感測指示 6 9 0虛擬接地電路 705前置放大器電路 7 2 0參考電流（I REF) 7 8 0核心記憶胞指示 810字元線（字元線元件） 4 76、770 感測放大器 4 78、76 0 參考電壓（Vref) 4 8 0接地端 5 0 0架構步驟、8 5 6、8 6 6記憶胞 548感測操作（感測電流）關係圖（曲線） 5 5 6時間t】 5 5 8時間13 5 62正電壓VD 5 6 8感測電壓關係圖（曲線） 5 85步驟構（虛擬接地電路） 6 4 5位元線（正電磨V d) 6 70前置放大器也 6 8 0預先充電電麈（V ss\ 695、 700、 890 感測 7 1 0感測電流（I c〇re) 〃換器 73〇、74〇電流裏電气^電路 8 0 0虛擬接地陣列區段

92255.ptd 第32頁 1286753 圖式簡單說明 85卜 852、 853、 86卜 862、 863、 87卜 872、 873 電晶體 8 5 5預先充電和保持電路 8 6 5虛擬接地選擇電路 875疊接前置放大器 900方法 9 1 0至9 9 0 步驟

92255.ptd 第33頁

Claims

1286753 六、申請專利範圍 1. 一種用來產生快閃記憶胞之邏輯狀態之指示之系統 (6 0 0、8 0 0 )，該快閃記憶胞係用於虛擬接地快閃記憶體架構，該系統包括：虛擬接地快閃記憶體陣列（6 4 0 )，係建構成具有與位元線相關之記憶胞之行，和與字元線相關之陣列的記憶胞之列，以便選擇陣列的核心記憶胞，其中與指定字元線相關之記憶胞的汲極和源極端係串聯耦接在個別位元線之間，而該等記憶胞之閘極係耦接至個別之子兀線，汲極位元線電路（6 5 0 )，可用於為所選擇之將感測記憶胞之汲極端產生汲極端電壓；核心記憶胞感測電路（6 9 5 )，可用於在與所選擇之將感測記憶胞之源極端相關的位元線上感測核心記憶胞電流（6 7 5 )，且產生快閃記憶胞邏輯狀態之指示 ( 6 7 9 )；位元線預先充電和保持電路（6 6 0 )’建構成在f買取操作期間提供源極端電壓給與所選擇之將感測記憶胞之鄰近記憶胞之源極端相關的位元線，其中所提供的源極端電壓很明顯地與提供給所選擇之將感測記憶胞之源極端的位元線有相同的位元線電壓；以及選擇位元線解碼電路（652、660、690、695)，可用於在讀取操作期間選擇所選擇之將感測記憶胞的位元線和鄰近記憶胞之位元線，其中提供電壓給鄰近感測記憶胞之記憶胞的位元線以消除充電共用漏電流，

92255.ptd 第34頁 1286753 六、申請專利範圍 9 電流通常會流至鄰近記憶胞。 2 ·如申請專利範園第位元線解與兩敗弟項糸（ 8 0 0 )，其中該選擇 7L線解碼l路（6 5 2、 6 9〇、極行解碼電路^ , 包含有延擇源操作期間可選擇所解碼;^路（6 5 2 )在記憶體讀取元線和鄰近記怜胞：擇之將感：記憶胞之源極端的位電壓給這此位3之源極位元線，以便提供實質相同情0 *日日Γ 因而可以實質地短路該鄰近之記 3. 如申請專利範圍第;= 記憶胞感測電路6 °垃:°〇)，其中該核心 =可用於感測與所感測記憶胞相關之；= ( 6 75 ) ’ M便產生與該核心記憶胞感測電流 &兮会目土關之核心記憶胞感測輪出電壓i ( 71 0 )、產生 ίίΐΓ己ΪΪ相關之參考記憶胞電流、和產生與該多^、思胞电流相關之蒼考輪出電壓值（72 0 );以及 ί fi 7 π 則放大态（7 〇〇 )，利用該疊接前置放大器電路 i ίΠ>核心圮憶胞感測輸出電壓值和參考電壓輸出二(el比7:():7° )而產生該快閃記憶胞邏輯狀態之指 4. 項Λ系：(_、8°°)，其中該選擇解碼電路(二)可Τ於選、所口位，⑻。)，以便在記憶體讀=;】f 電壓至此位元線（87{〇。貝取心作期岐供及極端

第35頁 1286753 六、申請專利範圍 5 .如申請專利範圍第4項之系統（6 0 0、8 0 0 )，其中該汲極端電壓包含有大約1 · 2伏特之記憶胞感測電壓。 6 ·如申請專利範圍第1項之系統（6 0 0、8 0 0 )，其中該選擇位元線解碼電路包含有選擇源極行解碼電路（6 5 2 )，該解碼電路（6 5 2 )可用於選擇所選擇記憶胞（8 6 6 )之源極位元線（8 6 0 )，以便在記憶體讀取操作期間提供源極端電壓至此位元線（8 6 0 )。 7 ·如申請專利範圍第6項之系統（6 0 0、8 0 0 )，其中該源極端電壓包含有電路的接地電位。 8 · —種在虛擬接地快閃記憶體裝置中執行記憶胞電流讀取操作之方法（9 0 0 )，包含下列步驟：選擇位元線（8 6 0、8 7 0 )，該等位元線圍繞著受感測之記憶胞（8 6 6 ); 選擇位元線（8 5 0 )，該位元線（8 5 0 )與鄰近於感測之記憶胞（8 6 6 )之記憶胞（8 5 6 )的源極端（8 5 7 )相關；提供源極端電壓給所選擇的位元線（8 7 0 )，該位元線（8 7 0 )耦接至感測記憶胞（8 6 6 )之源極端；提供記憶胞感測電壓給選擇的位元線（8 7 0 )，該位元線（8 7 0 )耦接至感測記憶胞（8 6 6 )之源極端（8 5 7 ); 提供記憶胞感測電壓給選擇的位元線（8 7 0 )，該位元線（8 7 0 )耦接至感測記憶胞（8 6 6 )之汲極端（8 6 8 ); 選擇字元線（6 3 5、8 1 0 )，該字元線耦接至該感測記憶胞（8 6 6 )之閘極，且提供讀取電壓至此字元線；提供和保持給所選擇鄰近記憶胞位元線（8 5 〇 )之預

1286753 先充電電壓’其中此預先充電電壓實質上與提供給該感測記憶胞（8 66 )之源極位元線（ 8 6 0 )的源極端電壓相同的電壓，因此可在感測記憶胞之讀取操作期間將鄰近記憶胞（8 5 6 )實質地短路掉；以及感測來自在該感測記憶胞（8 6 6 )之源極側上的核心憶胞感測電流（6 75 )之核心記憶胞邏輯狀態指示。 ^ a專利範圍第^項之方法（ 9 0 0 )，其中該感測核心六、申請專利範圍記記憶胞邏輯狀態包含有 9如申請讼- 利用疊接刖一置放大器感测核心記憶胞感測電流 (71〇)，此憂接前&置放大器會產生與該記憶胞相關之核心記憶胞感/則電L ( 1 〇 )、產生與該核心記憶胞感測電流（710)相關之輸出電髮值（7 5 0 )和產生與參考記憶胞電流（7 2 0 )相關之^考。己憶胞輪出電壓（7 6 0 );以及利用感測放大裔（7 7 0 )產生該快閃記憶胞邏輯狀態之指示（ 7 6 0 )，β此感測故大器（77〇)能夠接收該疊接前置放大器之電壓輸出’丨中和提供給與該記憶胞源極端相關之位元線之預先充電壓幾乎相等之鄰近記憶胞位元線電，，會導致邊疊接前置放大器之輸出電壓和感測放大:曰不很明顯地不受鄰近記憶胞之充電共用漏電流影響。 10·如申請專利1J圍第8項之方法（ 90 0 )，更包含有將沿著別維持在浮動狀二:1:)”選擇位元線〜戎巧阻抗狀態。