WO2004057621A1

WO2004057621A1 - Ｃｍｉｓ型半導体不揮発記憶回路

Info

Publication number: WO2004057621A1
Application number: PCT/JP2003/016143
Authority: WO
Inventors: Kazuyuki Nakamura
Original assignee: Nscore Inc.
Priority date: 2002-12-19
Filing date: 2003-12-17
Publication date: 2004-07-08
Also published as: EP1575055A4; CN1726562B; EP1575055B1; JP4169592B2; DE60331244D1; JP2005353106A; EP1575055A1; CN1726562A; US7151706B2; US20050232009A1; ATE457517T1; AU2003292559A1; US7248507B2; US20070091663A1

Abstract

　本発明は、同様な特性をもつ２つのMISFET型トランジスタを有し、ある特定の期間、第１のトランジスタのゲート電極の電圧を、電源電位あるいは接地電位以外の電圧値に制御することにより、第１のトランジスタのみの導通状態を制御して、その導通抵抗値の劣化を誘起し、これにより、生じた、第１と第２のトランジスタの性能差を、２つのトランジスタを同時に導通させて、その電流差で読み出すことにより、「０」の記憶と読み出しを、それとは逆に、第２のトランジスタ側の性能を劣化させ、第１のトランジスタについては、劣化をおこさせないことにより「１」記憶を行うことを特徴とした半導体不揮発記憶回路である。

Description

明細書

CMI S型半導体不揮発記憶回路技術分野

本発明は、電源電圧を印可しなくても記憶データを保持することが可能な半導体不揮発メモリの構成に関するものである。背景技術

現在実用化あるいは開発中の不揮発メモリとしては、フローティングゲ一ト構造を用いたフラッシュ EEPR0Mや、強誘電体膜を用いる FeRAM、強磁性体膜を用いる MRAM等がある。図 14に、従来のメモリの記憶単位（メモリセル）の回路図を示す。図 14の（1) は、マスク ROMと呼ばれるもので、配線の有無等により、製造時に各メモリセルの「0」または「1」の記憶情報が決まり、基本的に、この情報を書き換えることはできないものである。本発明は、情報の再書き換え可能な不揮発メモリに関するものであり、このマスク ROM は、この分類には該当しないものである。

図 14 (2) は、ダイナミック RAM (DRAM) のメモリセルであり、図 14 (3) は、スタティック RAM (SRAM) のメモリセルである。これらは、電源電圧を印可された状態でしか、記憶情報を保持できず、電源を切断すると、記憶内容は失われてしまう。特に SRAMは、 MOSトランジスタのみの回路構成であり、ロジック LS I用の標準 C MOSプロセスで実現でき、特殊なプロセスは必要としない。

図 14 (4) は、電気的に情報が書き換え可能な ROMであり、従来より、 EE PRO Mと呼ばれるメモリセルである。それを構成する特殊なトランジスタの基本的な構造を図 1 5に示す。特徴として、フローティングゲート（FG) と呼ばれる、電気的にいずれにも接続されていない電極が、本来の MOSトランジスタのゲートと基板の間に存在している構造となっている。

図 16、図 17、図 18を例として引用し、この EE PROMの回路動作の原理を説明する。まず、情報の書き込み動作であるが、図 1 6のように、たとえば、ビット線（B L) に 6V、ワード線に 1 2V、プレート線（PL) に 0Vを印可する。ワード線電圧により、ゲートには 12 Vの電圧がかかるが、このとき、フローティングゲート（FG) 部分には、 IVないし 3 V程度の電圧がかかっており、基板（P- sub) 表面に電子の通り道となるチャネルが形成されるが、トランジスタは飽和領域動作になり、そのチャネルは、ドレイン近くでピンチオフしており、ドレイン近傍に強電界部分が存在し、この電界により加速された電子の一部は、フローティングゲート内に飛び込む。これにより、フローテイングゲート内に電子が保持されることになり、結果的に、ゲート端子（ワード線）からみたトランジスタのしきい値電圧を高いほうへシフトさせることになる。このフローティングゲートへの電子の注入をセル毎に選キ尺的に行うことで、情報の書き込みを行う。

一方、図 1 7に示される読み出し動作においては、このシフトさせたしきい値電圧の差を電流の形にして読み出す。たとえば、ワード線に 5V、ビット線（B L) に IV、プレート線に（0V) を印可すれば、各ワード線に接続されたフローティングゲートを有するトランジスタで、読み出し電流（セル電流）が流れるが、しきい値電圧の高低に応じて、セル電流は増減する。このセル電流を増幅することで、情報の読み出しを行うことができる。

さらに、図 1 8に、セル内の情報の消去、すなわち、フローティングゲートからの電子の抜き取りの原理を示す。ワード線を 0Vに固定して、プレート線に 1 2 Vを印可すると、プレートとフローティングゲート間に大きな電位差が生じ、これによる電界で、フローティングゲートから電子が引き抜かれる。この動作は、プレート線を共有するメモリセルのすべてで同時に行われることになる。以上の従来のメモリの動作の詳細に関しては、多くの参考文献（たとえば、桓本忠儀「CM0S集積回路 -入門から実用まで-」、倍風館、 1996 年、他）に記載のとおりである。

しかるに、この従来の不揮発メモリである E E P R OMでは、フローティングゲートを有するトランジスタという特殊な構造のトランジスタを製造する必要があり、さらに、強誘電体や強磁性体を使用して不揮発記憶を行わせる F e R AMや MR AMにおいても、それぞれ材料の製膜と加工が必要となり、実用化の大きな課題となっており、また同時に製造コストの増大を招くことになる。一方、特殊なプロセスを必要とせず回路的にデータを記憶するメモリとしては、 SRAMや DRAMがあり、特に SMMは、 CMOS型プロセスに対して全く特殊なプロセスを必要としないが、電源を切断すると、記憶内容は失われてしまうという問題点があった。

解決しょうとする課題は、 CMOS型プロセス互換で、不揮発記憶機能を有する回路を実現するという点である。発明の開示

本発明における、第 1の発明は、同様な特性をもつ 2つの MISFET型トランジスタを有し、ある特定の期間、第 1のトランジスタのゲート電極の電圧を、電源電位あるいは接地電位以外の電圧値に制御することにより、第 1のトランジスタの導通状態を制御して、その導通抵抗値の経時劣化を誘起し、これにより生じた、第 1と第 2のトランジスタの性能差を、 2つのトランジスタを同時に導通させて、その電流差で読み出すことにより、「0」の記憶とその読み出しを、またそれとは逆に、第 2のトランジスタ側の性能を、第 1のトランジスタよりも劣化させることにより「1」記憶を行うことを特徴とする半導体不揮発記憶回路である。

本発明における、第 2の発明は、第 1の発明の半導体不揮発記憶回路において、第 2のトランジスタを、複数の記憶単位の間で共用化したことを特徴とする半導体不揮発記憶回路である。本発明における、第 3の発明は、第 1の発明の 1ビットの情報を記憶する半導体不揮宪記憶回路において、 1ビットの情報を記憶する揮発型記憶回路と組み合わせて、 1ビット分の情報記憶単位とし、不揮発記憶回路の情報は、その揮発記憶部を介して、読み出しと書き込みが行われることを特徴とした半導体不揮発記憶回路である。

本発明における、第 4の発明は、 6つの M I Sトランジスタから構成されるスタティック型半導体メモリセルの 2つの記憶ノ一ドに、それぞれ、第 1の発明の半導体不揮発記憶回路の 2つのトランジスタの電流出力端子を接続し、そのスタティック型半導体メモリセ ^^の電源端子と、実際の電源線の間に接続する第 3のトランジスタをもち、その第 3のトランジスタの導通状態を制御することで、前記スタティック型半導体メモリセルの動作活性化 Z非活性化の制御を行い、第 1の発明の半導体不揮発記憶回路部分の情報をスタテイツク型メモリセルへ転送することを特徴とした半導体不揮発記憶回路である。

本発明によれば、 CMOS型プロセスに追カ卩の工程や、新材料の導入なしに、不揮発記憶を実現し、低コスト化や、開発期間の短縮が図ることが可能となる。図面の簡単な説明

図 1は、本発明の基本回路と、そのデバイス的な動作原理を示す説明図である。

図 2は、本発明の基本回路において、書き込み動作と、そのデバイス的な動作原理を示す説明図である。

図 3は、本発明の基本回路において、読み出し動作と、そのデバイス的な動作原理を示す説明図である。

図 4は、本発明の差動型基本回路において、上書き動作の動作原理を示す説明図である。 (実施例 1 )

図 5は、本発明の差動型基本回路において、書き込み動作の動作原理を示す説明図である。（実施例 1 ) 図 6は、本発明の差動型基本回路において、読み出し動作の動作原理を示す説明図である。（実施例 1)

図 7は、本発明の差動型基本回路において、記憶回路の配置を示す説明図である。（実施例 1 )

図 8は、本発明の第 2の発明の記憶回路素子の配置を示す説明図である。（実施例 2 ) 図 9は、本発明の SRAM融合型基本回路において、その基本構成を示す説明図である。 (実施例 3)

図 10は、本発明の SRAM融合型基本回路において、その S RAM部^ ^'ータ読み出し動作を示す説明図である。（実施例 4)

図 1 1は、本発明の SRAM融合型基本回路において、その SRAM部データ書き込み動作を示す説明図である。（実施例 4)

図 12は、本発明の SRAM融合型基本回路において、その不揮発データ保存動作を示す説明図である。（実施例 4)

図 13は、本発明の SRAM融合型基本回路に.おいて、その不揮発データ復帰動作を示す説明図である。（実施例 4)

図 14は、従来の半導体記憶回路の例を示す説明図である。

図 15は、従来のフラッシュ EE PROMの構造を示す説明図である。

図 16は、従来のフラッシュ EE PROMの書き込み動作の動作原理を示す説明図である。

図 17は、従来のフラッシュ EE PROMの読み出し動作の動作原理を示す説明図である。

図 18は、従来のフラッシュ EEPROMの消去動作の動作原理を示す説明図である。以下、符号の説明を行う。

WL、 WL 1, WL2は、ワード選択線、 WLWは、不揮発ワード選択信号、

R E S T O R Eは、不揮発データ復帰信号、

EQ—は、ィコライズ信号、

C、 C—は、メモリセル内の差動ノード信号、

MNT 1、 MNT2、 MN1、 NN2、 MNRSは、 n型 MI Sトランジスタ、

MP 1、 MP 2、 MPE 0は、 p型 MI Sトランジスタ、

t 0、 t l、 t 2、 t 3、 t 4、 5は、 8寺刻、

BL、 BL―， BL 1、 B L 1_, BL 2、 B L 2—、 BL3、 BL3—は、ビット線、ただし、 —が名前の末尾につくものは、差動対をなす信号であることを示す。たとえば、 BL—は、 BLの差動対をなす信号である。

さらに、 COMM、 COMMl、 COMM2は、共通線、

WL__REFは、基準トランジスタ選択用ワード線、

COMM— REFは、基準トランジスタ用共通線、

n +は、 n型不純物拡散層、

p— s u bは、 p型板、

PGは、ゲート電極、

FGは、フローティングゲート電極、

PLは、プレート電極端子、 '

OXは、絶縁膜、

MN 00、 MN 01、 M 02、 MN 03 , MN 10、 MN 11、 MN 12 , MN 13 , MN 20、 MN 21、 MN 22、 MN 23、 MN 001、 MN 002、 MN 011、 MN 012、 MN 101、 MN 102、 MN 111、 MN 112、 MNM 1、 MNM 2は、不揮発データ記憶用の n型 MI Sトランジスタ、

eは、電子、 VDDは、電源端子、

GNDは、グランド端子、

V p 1は、プレート電極端子、

V t (MNM1) 、 V t (MNM2) は、それぞれ、 M I Sトランジスタ MNM 1、 M NM 2のしきい値電圧、

V t 0,. V t 1 , V t 2, V t 3, V t 4, Vt 5は、不揮発記憶を行う nM I Sトランジスタのしきい値電圧、

である。発明を実施するための最良の形態

図 1は、本発明の基本回路とデバイス的な動作原理を示す説明図である。図 1においては、例として、 MI S (金属一絶縁膜一半導体）トランジスタとして、典型的な nチャンネノレ型シリコン M0Sトランジスタを用いた場合を示している。 WLはワード選択線、 BLはビット線、 COMMは共通線、 PGはゲート電極、 OXはシリコン酸化膜、 n+は、 n型不純物拡散層、 P- subは p型のシリコン基板である。図 2、図 3を用いて、図 1の回路の動作原理を説明する。まず、情報の書き込み動作であるが、図 2のように、たとえば、ビット線（BL) に 5V、ワード線に 2. 5V、共通線（COMM) に 0Vを印可する。ワード線電圧により、基板（P- sub) 表面に電子の通り道となるチャネルが形成されるが、トランジスタは飽和領域動作になり、そのチャネルは、ドレイン近くでピンチオフしており、ドレイン近傍に強電界部分が存在し、この電界により加速された電子の一部には、酸化膜内に飛ぴ込むものがある。この現象は、 M0S型トランジスタにおいて、ホットキャリア'によるトランジスタ性能の経時変化として知られている現象であり、半導体回路の性能を長期間維持するためには、本来好ましくない現象であり、これを回避するために、たとえば、ドレイン拡散層の濃度分布を制御して、ドレイン端付近に電界が集中しないような対策がとられている。し力し、本発明では、この現象を積極的に利用し、酸化膜内に捕らえられた電子による、ゲート端子（ワード線）力^みたトランジスタのしきい値電圧の高い電圧へのシフトを情報書き込みとして用いるものである。この酸化膜への電子の注入をセル毎に選択的に行うことで、情報の書き込みを行う。デパイスの微細化が進むほど、デバイス内の局所的な電界強度は増す傾向にあるため、この酸化膜への電子の注入現象は、より発生しゃすくなるため、本原理による情報の書き込みは、微細化の進展とともに、より容易になる傾向にあるといえる。

一方、図 3に示される読み出し動作においては、このシフトさせたしいき値電圧の差を電流の形にして読み出す。たとえば、ワード線に 5 V、ビット線（B L ) に I V、共通線に（0 V) を印可すれば、ワード線に接続されたトランジスタで、読み出し電流（セル電流）が流れるが、しきい値電圧の高低に応じて、セル電流は増減する。このセル電流を増幅することで、情報の読み出しを行うことができる。し力し、従来の技術の部分において説明した EEPROMのメモリ回路構造とよく似ているが、根本的に異なるのは、酸化膜に注入された電子を、再度引き抜いて情報を消去することが、技術的に非常に困難であることである。よって、電子を酸化膜中に注入し、トランジスタのしきい値電圧を高いほうへはシフトできても、逆に低い方向へはシフトできないことになるため、基本的には 1度しか書き込みができないことになる。

図 4に、この問題点を回避するための本発明の第 1の発明に対応する、 1実施例を示す。図 1のトランジスタを 2個づっ組にして動作させ、 2つのトランジスタのうち、たとえば、第 1のトランジスタ（MNM1 ) のしきい値電圧： Vt ( NMl)が第 2のトランジスタ (MNM2) のしきい値電圧： Vt ( M2)よりも高い状態を、情報の「0」記憶状態、その逆の状態を「1」記憶状態とする,ものである。すなわち、製造直後の初期状態で、 NM1，M M2いづれのしきい値電圧も VtOであった場合、最初に「0」を書き込む場合は、図 4中の①で示したように、画 1のしきい値電圧を若干高い方へシフトさせる。これは、図 5に示すように、まず、ワード選択信号 WLを電源電圧 (V D D ) の半分程度の 2 . 5 Vとし、ビット線 (BL) の電圧を電源電圧と同じ 5 V (VD D) 、ビット線の差動ペアである BLJ則を O V (G N D ) とした状態を一定期間保つことで、 MNM1のみを飽和領域で動作させ、ホットキヤリァを発生させることで、 MNM1のしきい値電圧を高い方 (Vtl)へシフトさせる。シフトさせるしきい値電圧の電圧量は、読み出し回路の能力によつて判別可能なレベル以上とすればよい。次に、このメモリセルに「1」を書き込みたい場合は、図 4の②に示すように、今度は、 MNM2のしきい値電圧を MNM1のそれよりも上昇させ、 Vt2とすることにより行う。情報の反転が起こる毎に、 MNM1もしくは、 MNM2のいずれかのしきい値電圧が上昇することになり、その情報書き換えの限界は、たとえば、 MNM 1あるいは、 MNM 2のしきい値電圧が電源電圧程度まで上昇するまでとなる。しかし、電源電圧以上の電圧を発生することが可能な電圧昇圧回路を内蔵することで、この回数制限を改善することは可能である。このような構造にすることで、 E E P R OMのような情報の消去はできなくても、情報の「0」と「1」を、限られた回数ではあるが、書き換えることが可能となる。図 6に、図 4の回路における読み出し動作の説明図を示す。読み出しは、ワード選択線の電圧を電源電圧程度にし、 B Lと BL_の電圧を同じにしておいて、 MNM1と匪 2のしきい値電圧の差による、 2つのトランジスタの電流能力差を電流差にして読み出す。図 6の回路においては、 BLと BL—を電源電位程度にプリチャージ（充電）した後、高インピーダンス状態にして、 M M1，MNM2に接続することで、電流差を再度、 BLと BL—の電位差に変換して、読み出す例を示している。

図 7に、図 4の回路を配列状に並べて、実際にメモリとして使用する場合の構成図を示す。図 7では、 4ビット分の情報を格納できる。ワード選択線 (WLO, WL1) と、ビット線対（BL0、 BL0_、 BL1、 BLl—) は、それぞれ、横方向、縦方向のメモリセルと共用化されている。共通線（C0MM0, C0MM1) については、 2次元配列されたすベてのセル間で共用することも可能である。

図 8に、本発明の第 2の発明に相当する実施例を示す。第 1の発明において、 2つのトランジスタの対で構成されるメモリの記憶単位において、その第 2のトランジスタ側を共用化した例である。図 8は 1 2ビット分の情報を格納できるメモリセルアレイになっているが、基本的には、トランジスタ 1個で、 1ビットの情報を記憶することができる。差動対をなすべきトランジスタは、ビット線で 1つだけに共用化されており、たとえば図 8において、 MN00、 N01、 N02、 MN03の 4つのトランジスタは、 MN0Rと比較されることになる。すなわち、ビット^ BL0に接続されるトランジスタのうち、 M 0Rのしきい値電圧よりも高レヽトランジスタは「 0」を記憶、 MN0Rよりもしきレ、値電圧が低レ、トランジスタは「 1」記憶となる。情報を書き換える場合は、まず、 M 0Rのしきい値を、 BL0に接続されるトランジスタのうち、「0」から「1」に書き換わるべきトランジスタよりも、高く設定する。この場合、たとえば、 BL0に接続されるトランジスタの情報がすべて「 1」記憶であつた場合や、「1」から「0」に変わるトランジスタがあるのみの場合には、 M 0Rのしきい値電圧を特に、変動させる必要はないことになる。また、図 8では、ビット線毎に、トランジスタを共用化しているが、ある記憶容量単位で共用化してもよレ、。

図 9に、本発明の第 3の発明に相当する実施例を示す。図 9において、画 1，MNM2は、図 4の回路と同様なもので、しきい値電圧の一方向へのシフトによって、情報の書き込みを行うものである。しかし、図 4の回路では、書き込み回数に制限があるために、図 9の回路では、情報の記憶単位に、たとえば S R AMメモリセルのような、揮発メモリ部と、図 4のような本第 3の発明の回路を同時に設け、さらに、揮発メモリ部を介して、必要に応じて、不揮発メモリ部への情報の読み書きを行うように構成した回路になっている。このような構造にすることで、通常の読み書き動作は、揮発メモリ部において行い、たとえば電源遮断前等のタイミングで、不揮発部でデータを書き込むことで、限られた不揮発メモリ部の書き込み回数の制限の影響を低減することが可能となる。また、電源印可時においては、揮発メモリ回路部が、読み書き要求に応答することになるために、読み出しや書き込み速度に優れる揮発メモリと組み合わせることで、通常動作時の性能を高く見せることができる。

図 1 0に、本発明の第 4の発明に相当する実施例を示す。図 1 0の回路は、第 3の発明の揮発メモリ部として SRAMのメモリセルを適用した例になる。図 1 0の回路では、従来の SRAMセルに対して、さらに、 3つの nチャンネル型 MISFET (MNRS, MNM1、 MNM2) と、 1つの Pチャンネル型 MISFET (MPEQ) が追加されている。これらのうち、 MNM1、 MNM2が、それぞれの MISFETのしきい値変動状況により、情報を不揮発記憶する 2つのトランジスタになる。 RESTORE信号をハイレベル（電源電位）、 WLW信号をローレベル（グランド電位）、 EQ_信号をハイレベルに設定すれば、それぞれ MNM1、 MNM2、 MPEQは非導通状態、 MNRSは導通状態で、図 1 4 ( 3 ) の従来の SRAMと同様な回路構成になる。この状態では、ワード線 (WL)とビット線対（BL，BL_) の操作により、それぞれ図 1 0、図 1 1に示すように、従来の S R AM と同様な方法で、メモリセル内に情報を書き込みノ読み出しできる。情報の不揮発記憶を行わせるためには、図 1 2に示すように、不揮発書き込み用ワード線（WLW) を、一定期間、電源電位とグランド電位の間の電位とする。この時、 S R AMメモリセル内に格納された情報に応じて、 C , C—のノード電位のいずれかは、電源電位となり、他方はグランド電位となっている。これにより、たとえば、 Cのノード電位が高い場合は、薩 1の、ドレイン電圧は高い状態となり、 MNM1にはドレイン電流が流れる。このとき、 MNM1のゲート電圧は、電源電位とグランド電位の間の電位であることから、ドレイン電流に伴って、チヤネル内にホットキャリアが誘起され、その一部は MIS構造の絶縁体膜中へトラップされる。結果として、トランジスタの性能の変動、すなわち、微少なしきい値電圧のシフトがおこる。この状態をある一定期間維持することにより、 NM1のしきい値電圧をある程度（数 mVから数十 mV) 、変動させることができる。このような方法で、 NM1と MNM2にしきい値電圧差を意図的に設定する。_ .

次に、このしきい値電圧変動を情報として読み出すために、図 1 3のように、まず、ワード線（WL) レベルをローレベルとしておいて、 RESTORE信号をローレベルに下げる。このとき E Q—信号も一定期間低レベルとすることで、 Cと C—のノード間を同電位に設定する。このような信号線電位を設定することで、匪 1，画 2、 MP1, MP2の 4つのトランジスタからなるラッチ回路を形成する。次に、 WLWを、ローレベルから徐々にハイレベルへあげていくことで、 MNM1と MNM2のドレイン電圧は、当初、ハイレベルになっているが、 NM1と MNM2には、 'しきい値電圧に差が設定されているために、流れる電流にも差があることになる。ホットキャリアによるしきい値電圧シフトの場合は、一般にしきい値電圧が上昇するために、上述の例では、 MNM1のほうが MNM2よりもしきい値電圧が高い。よって、 MNM2のほうが電流が多く流れる。そのために、ラッチ回路の動作により、 MNM2のドレイン端子

(MNM1のゲート端子）のほう力 S、匪 1のドレイン端子（MNM2のゲート端子）よりも若干高レヽレベルとなる。最後に、 RESTORE信号をハイレベルにすることで、 MP1, MP2, M 1, M 2の 4 つのトランジスタからなる従来の SRAMセルのラッチ回路部分に情報が転送保持され、これにより、 MNM1と MNM2に記憶されていた情報は、通常の SRAMの読み出し動作を経由することで、セル外へ読み出し可能となる。この場合は、 MNM 2と MNM 1のしきい値電圧差に起因する電流差を用いて、不揮発情報の転送を行ったが、しきい値電圧差を利用して、しきい値電圧の低いトランジスタのほうが先に O Nするという原理を用いても、同様な読み出し回路が設計できる。

また、本発明の本実施例では、素子特性の変動をホットキャリアによるしきい値変動を例にして説明したが、これは、トランジスタがドレイン電流を流しつづけることによって、その特性の経年変化を起こすような要因であれば、いずれの現象でもよい。また、図 1 0 では、メモリセルとビット線を接続するトランジスタ（図 1 0における MN T 1 , MN T 2 ) を、通常の S R AM動作と、不揮発記憶用の情報書き込みの両方に兼用しているが、 HI路としての†生能を最適化する等のために、別個にトランジスタを設けてもよい。また、本発明の説明では、第 1のトランジスタのしきい値電圧が高い状態を「0」記憶、第 2のトランジスタのしきい値電圧が高い状態を「1」記憶、としていたが、これを逆に定義してもかまわない。産業上の利用可能性

本発明の効果は、請求の範囲に記載した構成によって、 CMOS型プロセスに追加の工程や、新材料の導入なしに、不揮発記憶を実現し、低コスト化や、開発期間の短縮を図るという目的が達成されるというものである。

Claims

；請求の範囲

1 . 同様な特性をもつ 2つの MISFET型トランジスタを有し、ある特定の期間、第 1のトランジスタのゲ一ト電極の電圧を、電源電位あるいは接地電位以外の電圧値に制御することにより、第 1のトランジスタの導通状態を制御して、その導通抵抗値の経時劣化を誘起し、これにより生じた、第 1と第 2のトランジスタの性能差を、 2つのトランジスタを同時に導通させて、その電流差で読み出すことにより、

「0」の記憶とその読み出しを、またそれとは逆に、第 2のトランジスタ側の性能を、第 1のトランジスタよりも劣化させることにより「1」記憶を行うことを特徴とする半導体不揮発記憶回路。

2 . 上記請求項 1記載の半導体不揮発記憶回路において、第 2のトランジスタを、複数の記憶単位の間で共用化したことを特徴とする半導体不揮発記憶回路。

3 . 上記請求項 1記載の 1ビットの情報を記憶する半導体不揮発記憶回路において、 1ビットの情報を記憶する揮発型記憶回路と組み合わせて、 1ビット分の情報記憶単位とし、不揮発記憶回路の情報は、その揮発記憶部を介して、読み出しと書き込みが行われることを特徴とした半導体不揮発記憶回路。

4 . 6つの M I Sトランジスタから構成されるスタティック型半導体メモリセルの 2つの記憶ノードに、それぞれ、請求項 1記載の半導体不揮発記憶回路の 2 つのトランジスタの電流出力端子を接続し、そのスタティック型半導体メモリセルの電源端子と、実際の電源線の間に接続する第 3のトランジスタをもち、その第 3 のトランジスタの導通状態を制御することで、前記スタティック型半導体メモリセルの動作活性化ノ非活性化の制御を行い、請求項 1記載の半導体不揮発記憶回路部分の情報をスタティック型メモリセルへ転送することを特徴とした半導体不揮発記憶回路。