CN1726562B - Cmis型半导体非易失存储电路 - Google Patents
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Abstract
本发明是一种半导体非易失存储电路，其特征在于，有2个具有相同特性的MISFET型晶体管，通过在某个特定的期间，把第1晶体管的栅极的电压控制为电源电位或者接地电位以外的电压值，控制第1晶体管的导通状态，引起导通电阻值的劣化，将由此产生的第1与第2晶体管的性能差，通过同时使两个晶体管导通并根据其电流差来读出，从而进行“0”存储及其读出，另外与此相反，通过使第2晶体管侧的性能的劣化，而对第1晶体管不进行劣化来进行“1”存储。
Description
技术领域
本发明涉及一种即使不施加电源电压也能够保持存储数据的半导体非易失存储器的结构。
背景技术
作为现在实际应用或者开发中的非易失存储器，有使用浮动栅极结构的快闪EEPROM、使用铁电膜的FeRAM、使用铁磁膜的MRAM等。
图14是表示现有存储器的存储单位(存储器单元)的电路图。图14(1)被称为掩模ROM，根据有无布线等，决定制造时各存储器单元的“0”或者“1”的存储信息，基本上，该信息是不能够改写的。本发明涉及能够再改写信息的非易失存储器，该掩模ROM不属于该分类。
图14(2)是动态RAM(DRAM)的存储器单元，图14(3)是静态RAM(SRAM)的存储器单元。这些存储器单元只有在施加电源电压的状态下，才能够保持存储信息，如果切断电源，就会丢失存储内容。特别是SRAM。它是只有MOS晶体管的电路结构，可以用逻辑LSI用的标准CMOS工艺实现，不需要特殊的工艺。
图14(4)是能够用电改写信息的ROM，至今被称为EEPROM的存储器单元。图15表示构成它的特殊晶体管的基本结构。其特征在于，在原来的MOS晶体管的栅极与衬底之间具有被称为浮动栅极(FG)的不电接于任何一方的电极。
引用图16、图17、图18为例，说明该EEPROM的电路工作原理。首先，是信息的写入动作，如图16那样，例如在位线(BL) 上施加6V、在字线上施加12V、在板线(PL＝plate line)上施加0V。由字线电压在栅极上施加12V的电压，而此时，在浮动栅极(FG)部分上只施加1V到3V程度的电压，在衬底(p-sub)表面形成了成为电子的通道的沟道，晶体管在饱和区工作，其沟道在漏极附近被夹断(ピンチオフ)，在漏极附近存在强电场部分，通过该电场被加速的电子的一部分跃迁到浮动栅极内。由此，电子被保持在浮动栅极内，结果，使在栅极端子(字线)看到的晶体管的阈值电压向高电压偏移。通过对每个单元选择性地进行向该浮动栅极的电子的注入，进行信息的写入。
另一方面，在图17所示的读出动作中，以电流的形式读出该偏移了的阈值电压的差。例如，如果在字线上施加5V、在位线(BL)上施加1V、在板线上施加0V，则在具有连接于各字线上的浮动栅极的晶体管中流过读出电流(单元电流)，根据阈值电压的高低，单元电流会增减。通过增大该单元电流，能够进行信息的读出。
另外，图18示出单元内的信息的擦除、即从浮动栅极抽出电子的原理。当将字线固定在0V，在板线上施加12V时，板与浮动栅极之间就会产生大的电位差，在由此产生的电场中，浮动栅极的电子被拉出。共用板线的所有存储器单元同时进行该动作。关于以上现有存储器的详细动作，在诸多的参考文献(例如，榎本忠儀「CMOS集積回路-入門から実用まで一」、倍風館、1996年、等)中有记载。
然而，在作为该现有的非易失存储器的EEPROM中，需要制造具有浮动栅极的晶体管这样的特殊结构的晶体管，并且，即使在使用铁电体、铁磁体进行非易失存储的FeRAM、MRAM中，也需要分别进行材料的制膜与加工，成为实用化的大问题。同时，会导致制造成本增加的问题。另一方面，作为不需要特殊的工艺 的用电路存储数据的存储器，有SRAM、DRAM，特别是SRAM虽然对于CMOS型工艺完全不需要特殊的工艺，但一旦切断电源，就会有存储内容被丢失的问题。
本发明要解决的问题是，通过CMOS型工艺的互换，实现具有非易失存储功能的电路。
发明内容
本发明中的第1发明的特征在于，有2个具有相同特性的MISFET型晶体管，通过在某个特定的期间，把第1晶体管的栅极的电压控制为电源电位和接地电位之间的电压值，控制第1晶体管的导通状态，引起导通电阻值的时效劣化，将由此产生的第1与第2晶体管的性能差，通过同时使两个晶体管导通并根据其电流差来读出，从而进行“0”存储及其读出，另外与此相反，通过使第2晶体管侧的性能的劣化严重于第1晶体管进行“1”存储，其中，非易失半导体存储电路存储1位信息，并与存储1位信息的易失存储电路组合，形成1位的信息存储单位，其中，经由易失存储部分读出和写入非易失存储电路中的信息，以及其中，易失存储电路检测同时导通的两个晶体管之间的电流差。
本发明中的第2发明的特征在于，在第1发明的非易失半导体存储电路中，在连接到共用位线的多个存储单位之间共用第2晶体管。
本发明中的第3发明的特征在于，在由6个MIS晶体管构成的易失半导体存储器单元的2个存储节点上，分别连接第1发明的非易失半导体存储电路的2个晶体管的电流输出端子，具有连接到该易失半导体存储器单元的电源端子与实际的电源线之间的第3晶体管，并通过控制该第3晶体管的导通状态，进行对上述易失半导体存储器单元的启动/不启动动作的控制，将第1发明的 非易失半导体存储电路部分的信息传送到易失半导体存储器单元。
本发明中的第4发明的特征在于，一种非易失半导体存储电路包括：选择线；第一位线；第二位线；第一MIS晶体管，其具有连接到所述选择线的第一栅极、连接到第一节点的第一漏极、和连接到预定电位的第一源极；第二MIS晶体管，其具有连接到所述选择线的第二栅极、连接到第二节点的第二漏极、和连接到所述预定电位的第二源极；锁存电路，其连接到第一节点和第二节点，以存储与第一节点和第二节点之间的信号差相应的数据；第三晶体管，其连接在所述第一位线和第一节点之间；第四晶体管，其连接在所述第二位线和第二节点之间；以及字线，其连接到所述第三晶体管的栅极和所述第四晶体管的栅极，其中，选择线用来提供使第一MIS晶体管和第二MIS晶体管之一的阈值电压产生时效变化的写电位。
本发明中的第5发明的特征在于，一种向存储电路写数据的方法，该存储电路包括第一MIS晶体管和第二MIS晶体管，该方法包括：在锁存电路中存储数据；和对第一MIS晶体管的栅极和第二MIS晶体管的栅极施加位于电源电位和接地电位之间的共用电位，从而使根据存储在所述锁存电路中的数据所选择的第一MIS晶体管或第二MIS晶体管的阈值电压发生时效变化。
根据本发明，不必在CMOS型工艺中追加工序、不必导入新材料，也能够实现非易失存储，并达到成本降低、缩短开发期。
附图说明
图1是表示本发明的基本电路及其装置的工作原理的说明图。
图2是表示在本发明基本电路中的写入动作及其装置的工作原理的说明图。
图3是表示在本发明基本电路中的读出动作及其装置的工作原理的说明图。
图4是表示在本发明差动型基本电路中的改写动作的工作原理的说明图。(实施例1)
图5是表示在本发明差动型基本电路中的写入动作的工作原理的说明图。(实施例1)
图6是表示在本发明差动型基本电路中的读出动作的工作原理的说明图。(实施例1)
图7是表示在本发明差动型基本电路中的存储电路的配置的说明图。(实施例1)
图8是表示在本发明第2发明的存储电路元件的配置的说明图。(实施例2)
图9是表示本发明SRAM混合型基本电路中的基本结构的说明图。(实施例3)
图10是表示在本发明SRAM混合型基本电路中的SRAM部数据读出动作的说明图。(实施例4)
图11是表示在本发明SRAM混合型基本电路中的SRAM部数据写入动作的说明图。(实施例4)
图12是表示在本发明SRAM混合型基本电路中的非易失数据保存动作的说明图。(实施例4)
图13是表示在本发明SRAM混合型基本电路中的非易失数据恢复动作的说明图。(实施例4)
图14是表示现有半导体存储电路的例子的说明图。
图15是表示现有快闪EEPROM结构的说明图。
图16是表示现有快闪EEPROM的写入动作的工作原理的说明图。
图17是表示现有快闪EEPROM的读出动作的工作原理的说明图。
图18是表示现有快闪EEPROM的擦除动作的工作原理的说明图。
下面进行对符号的说明。
WL、WL1、WL2是字选择线，
WLW是非易失字选择信号，
RESTORE是非易失数据恢复信号，
EQ_是补偿(イコライズ)信号，
C、C_是存储器单元内的差动节点信号，
MNT1、MNT2、MN1、MN2、MNRS是n型MIS晶体管，
MP1、MP2、MPEO是p型MIS晶体管，
t0、t1、t2、t3、t4、t5是时间，
BL、BL_、BL1、BL1_、BL2、BL2_、BL3、BL3_是位线，其中在名称后面有_的是形成差动对的信号。例如，BL_为形成BL的差动对的信号。
另外，COMM、COMM1，COMM2是共用线，
WL_REF是标准晶体管选择用字线，
COMM_REF是标准晶体管用共用线，
n+是n型杂质扩散层，
p-sub是p型衬底，
PG是栅极，
FG是浮动栅极，
PL是板电极端子，
OX是绝缘膜，
MN00、MN01、MN02、MN03、MN10、MN11、MN12、MN13、MN20、MN21、MN22、MN23、MN001、MN002、MN011、MN012、MN101、MN102、MN111、MN112、MNM1、MNM2是非易失数据存储用n型MIS晶体管，
e是电子，
VDD是电源端子，
GND是接地端子，
Vp1是板电极端子，
Vt(MNM1)、Vt(MNM2)分别是MIS晶体管MNM1、MNM2的阈值电压，
Vt0、Vt1、Vt2、Vt3、Vt4、Vt5是进行非易失存储的nMIS晶体管的阈值电压。
具体实施方式
图1是表示本发明的基本电路及其装置的工作原理的说明图。图1中的例子表示作为MIS(金属-绝缘膜-半导体)晶体管使用典型的n沟道型硅MOS晶体管的情况。WL是字选择线，BL是位线，COMM是共用线，PG是栅极，OX是硅氧化膜，n+是n型杂质扩散层，p-sub是p型硅衬底。以图2、图3说明图1的电路的工作原理。首先是信息的写入动作，如图2所示，例如在位线(BL)上施加5V、在字线上施加2.5V、在共用线(COMM) 上施加0V。根据字线电压，在衬底(p-sub)表面形成成为电子的通道的沟道，而晶体管在饱和区工作，该沟道在漏极附近夹断，在漏极附近存在强电场部分，通过该电场被加速的电子的一部分中具有跃迁到氧化膜内的电子。该现象在MOS型晶体管中，作为随热载流子变化的晶体管性能的随时间的变化是众所周知的现象，为了长期保持半导体电路的性能，这本来不是所希望的现象，为避免该现象，通常采取以下措施：例如，控制漏极扩散层的浓度分布，使电场不集中在漏极端附近。但是，在本发明中积极地利用了该现象，将由于被捕获到氧化膜内的电子而使从栅极端子(字线)看到的晶体管的阈值电压向高电压的偏移用于信息写入。通过对每个单元分别选择性地进行向该氧化膜的电子的注入，进行信息的写入。由于有装置的微小化越发展，装置内局部的电场强度就越增加的倾向，因而电子注入该氧化膜的现象会更容易发生，因此根据本原理的信息写入随着微小化的进展，有变得更加容易的倾向。
另一方面，在图3所示的读出动作中，将该偏移后的阈值电压之差以电流的形式读出。例如，如果在字线上施加5V、在位线(BL)上施加1V、在共用线上施加0V，则在连接到字线的晶体管中流过读出电流(单元电流)，根据阈值电压的高低，单元电流会增减。通过增大该单元电流，能够进行信息的读出。可是，虽然与现有技术部分中说明的EEPROM的存储器电路结构很相似，但从根本上不同的是，通过将注入到氧化膜的电子再次拉出而擦除信息，在技术上是非常困难的。由此，即使将电子注入到氧化膜中，能将晶体管阈值电压向高电压偏移，由于反过来却不能向低电压偏移，故基本上只能进行一次写入。
图4表示用于为回避该问题点的对应于本发明第1发明的一个实施例。使图1中的晶体管以每2个为一组工作，将2个晶体 管中的、例如第1晶体管(MNM1)的阈值电压：Vt(MNM1)比第2晶体管(MNM2)的阈值电压：Vt(MNM2)高的状态设为信息的“0”存储状态，将与此相反的状态设为“1”存储状态。即，在刚制造完时的最初状态下，MNM1、MNM2任一的阈值电压都是Vt0的时候，最初写入“0”的情况如图4中的①所示，使MNM1的阈值电压稍微向高电压偏移。这如图5所示，首先通过将使字选择信号WL为电源电压(VDD)一半程度的2.5V、使位线(BL)电压为与电源电压相同的5V(VDD)、使作为位线的差动对的BL_侧为0V(GND)的状态保持一定时间，在饱和区仅使MNM1工作，通过产生热载流子，使MNM1的阈值电压向高电压方向(Vt1)偏移。只要偏移的阈值电压的电压量是能够根据读出电路的能力进行判别的水平以上即可。然后，如想在该存储器单元中写入“1”的时候，如图4的②所示，这次通过将MNM2的阈值电压升高至超过MNM1的阈值电压的Vt2来实现。在每次发生信息的翻转时，MNM1或者MNM2之一的阈值电压将会升高，其信息改写的界限是，例如MNM1或者MNM2的阈值电压升高至电源电压的程度。但是，由于内置有能够产生大于等于电源电压的电压升压电路，能够改善该次数限制。通过构成这样的结构，即使无法进行如EEPROM那样的信息擦除，信息“0”与“1”也能够在有限的次数下改写。图6是表示图4电路中读出动作的说明图。读出是使字选择线电压为电源电压程度、使BL与BL_的电压相同，将基于MNM1与MNM2的阈值电压之差，以2个晶体管的电流能力差作为电流差读出。在图6的电路中示出了在将BL与BL_预先充电(充电)至电源电位程度后，使其为高阻抗状态，并连接于MNM1、MNM2而再次将电流差变换为BL与BL_电位差并读出的例子。
图7中是表示将图4的电路排列为排列状，作为实际存储器 使用的情况的结构图。在图7中能够保存4位部分信息。字选择线(WL0，WL1)与位线对(BL0，BL0_，BL1，BL1_)是分别与横向、纵向的存储器单元共用的。关于共用线(COMM0，COMM1)，能够在被2维排列的所有单元之间共用。
图8是表示相当于本发明第2发明的实施例。在第1发明中是如下的例子：在由2个晶体管的对构成的存储器的存储单位中，共用了其第2晶体管侧。图8虽然是能够保存12位部分的信息的存储器单元阵列，但基本上1个晶体管能够存储1位信息。应该形成差动对的晶体管，在位线只有1个被共用。例如，在图8中，将MN00、MN01、MN02、MN03这4个晶体管与MNOR比较。即，连接位线BL0的晶体管之中、比MNOR的阈值电压高的晶体管存储“0”，比MNOR的阈值电压低的晶体管存储“1”。在改写信息的时候，首先将MNOR的阈值，设定成高于连接于BL0的晶体管之中的应要从“0”改写为“1”的晶体管。此时，例如连接于BL0的晶体管的信息全部是存储“1”的情况、只有从“1”变到“0”的晶体管的情况下，不需要使MNOR的阈值电压改变。并且，在图8中，每个位线分别共用了晶体管，但也可以以某个存储容量为单位来共用。
图9表示了相当于本发明第3发明的实施例。在图9中，MNM1、MNM2和图4的电路相同，根据阈值电压向一个方向的偏移进行信息的写入。但是，由于图4中的电路的写入次数有限制，故图9中的电路中构成以下电路，即在信息的存储单位中同时设置有例如SRAM存储器单元这样的易失存储器部和如图4所示的第3发明的电路，并经由易失存储器部，根据需要，进行非易失存储器部的信息的读写。通过构成这样的结构，使通常的读写动作在易失存储器部中进行，例如通过在电源断开前等的定时在非易失部写入数据，能够降低被限制的非易失存储器部的写入 次数限制的影响。并且，在施加电源时，易失存储器电路部为了响应读写请求，通过与读出、写入速度快的易失存储器组合，能够将通常动作时的性能提高。
图10表示本发明第4发明的实施例。图10中的电路是使用SRAM存储器单元作为第3发明的易失存储器部的例子。在图10的电路中，对于以往的SRAM单元，还追加了3个n沟道型MISFET(MNRS、MNM1、MNM2)和1个p沟道型MISFET(MPEQ)。在这些当中，MNM1、MNM2成为根据各自的MISFET阈值变化状态来非易失存储信息的两个晶体管。如果将RESTORE信号设定为高电平(电源电位)、WLW信号设定为低电平(接地电位)、EQ_信号设定为高电平，那么MNM1、MNM2、MPEQ为非导通状态，MNRS为导通状态，成为与图14(3)中的以往的SRAM相同的电路结构。在这样的状态下，通过字线(WL)和位线对(BL、BL_)的操作，如图10、图11中分别所示，以和现有的SRAM相同的方法，能够将信号写入存储单元内或读出存储单元内的信号。为了进行信号的非易失存储，如图12所示，在一定期间，将非易失写入用字线(WLW)设为电源电位和接地电位之间的电位。此时，根据收纳在SRAM存储器单元内的信息，C、C_节点电位中的任一个成为电源电位，而另一个成为接地电位。由此，例如当C的节点电位高时，MNM1的漏极电压会成为高状态，MNM1上流有漏极电流。此时，因为MNM1的栅极电压是电源电位和接地电位之间的电位，随着漏极电流，在沟道内热载流子被感应，其一部分被捕获在MIS结构的绝缘体膜中。结果，发生晶体管性能的变动，即发生微少的阈值电压的偏移。通过将该状态维持一定期间，能够使MNM1的阈值电压发生某种程度(从数mv到数十mv)的变动。通过这样的方法，给MNM1和MNM2特意设定阈值电压差。
然后，为将该阈值电压变动作为信息读出，如13所示，首先将字线(WL)设成低电平，将RESTORE信号降为低电平。此时，通过将EQ_信号在一定期间也设定为低电平，从而把C和C_的节点之间设定成同电位。通过设定这样的信号线电位，形成由MNM1、MNM2、MP1、MP2这4个晶体管构成的锁存电路。然后，通过将WLW从低电平慢慢提高到高电平，虽然MNM1和MNM2的漏极电压最初是高水平，但因为MNM1和MNM2的阈值电压上设有差，故所流的电流也存在差。由于根据热载流子的阈值电压偏移的情况下，一般阈值电压会上升，故在上述例中MNM1比MNM2阈值电压高。因此，MNM2所流的电流更多。因此，通过锁存电路的工作，MNM2的漏极端子(MNM1的栅极端子)比MNM1的漏极端子(MNM2的栅极端子)电位多少高一点。最后，通过将RESTORE信号设为高电平，将信息传送并保持在由MP1、MP2、MN1、MN2这4个晶体管构成的以往的SRAM单元的锁存电路部分中，由此，存储在MNM1和MNM2上的信息通过经由通常的SRAM的读出动作，能够向单元外读出。在这种情况下，利用由MNM2和MNM1的阈值电压差而产生的电流差进行了非易失信息的传送，但利用阈值电压差，并应用阈值电压低的晶体管先导通(ON)这一原理，同样也可设计读出电路。
另外，在本发明的本实施例中，以根据热载流子的阈值变化为例说明了元件特性的变化，但只要是通过在晶体管中持续流有漏极电流，而引起其特性的经年变化的因素的话，任何现象均可。并且，图10中，将存储器单元与位线连接的晶体管(图10中的MNT1、MNT2)兼用在通常的SRAM动作和非易失存储用的信息写入两者中，但是为了将作为电路的性能最佳化等，也可单独设置晶体管。而且，虽然在本发明的说明中，把第1晶体管的阈 值电压高的状态存储为“0”，把第2晶体管阈值电压高的状态存储为“1”，但反之也可。
产业上利用的可能性
本发明的效果是，根据权利要求书中所记载的结构，不必在CMOS型工艺中追加工序、不必导入新材料，就可实现非易失存储，并达到成本降低、缩短开发期的目的。
Claims (10)
1.一种非易失半导体存储电路，包括：
选择线；
第一位线；
第二位线；
第一MIS晶体管，其具有连接到所述选择线的第一栅极、连接到第一节点的第一漏极、和连接到预定电位的第一源极；
第二MIS晶体管，其具有连接到所述选择线的第二栅极、连接到第二节点的第二漏极、和连接到所述预定电位的第二源极；
锁存电路，其连接到第一节点和第二节点，以存储与第一节点和第二节点之间的信号差相应的数据；
第三晶体管，其连接在所述第一位线和第一节点之间；
第四晶体管，其连接在所述第二位线和第二节点之间；以及
字线，其连接到所述第三晶体管的栅极和所述第四晶体管的栅极，
其中，选择线用来提供使第一MIS晶体管和第二MIS晶体管之一的阈值电压产生时效变化的写电位。
2.根据权利要求1所述的非易失半导体存储电路，其特征在于：根据存储在所述锁存电路中的数据，确定第一MIS晶体管和第二MIS晶体管中的哪一个的阈值电压发生时效变化。
3.根据权利要求1所述的非易失半导体存储电路，其特征在于：选择线用来提供响应于阈值电压的时效变化而使在第一节点和第二节点之间出现信号差的读电位。
4.根据权利要求1所述的非易失半导体存储电路，其特征在于：所述锁存电路包括通过锁存电路的锁存操作而被强制地分别设置为电源电位和接地电位的两个节点，所述两个节点分别连接到所述第一节点和所述第二节点。
5.根据权利要求4所述的非易失半导体存储电路，其特征在于，所述锁存电路包括：
第一反相器，其具有连接到所述两个节点中的一个的输入节点、和连接到所述两个节点中的另一个的输出节点；和
第二反相器，其具有连接到所述第一反相器的输出节点的输入节点、和连接到所述第一反相器的输入节点的输出节点。
6.根据权利要求1所述的非易失半导体存储电路，其特征在于：所述时效变化使所述的第一MIS晶体管和第二MIS晶体管之一的电阻发生变化。
7.一种向存储电路写数据的方法，该存储电路包括第一MIS晶体管和第二MIS晶体管，该方法包括：
在锁存电路中存储数据；和
对第一MIS晶体管的栅极和第二MIS晶体管的栅极施加位于电源电位和接地电位之间的共用电位，从而使根据存储在所述锁存电路中的数据所选择的第一MIS晶体管或第二MIS晶体管的阈值电压发生时效变化。
8.一种非易失半导体存储电路，包括2个具有相同特性的MISFET型晶体管，通过在某个特定的期间，把第1晶体管的栅极的电压控制为电源电位和接地电位之间的电压值，控制第1晶体管的导通状态，引起导通电阻值的时效劣化，将由此产生的第1与第2晶体管的性能差，通过同时使两个晶体管导通并根据其电流差来读出，从而进行“0”存储及其读出，另外与此相反，通过使第2晶体管侧的性能的劣化严重于第1晶体管进行“1”存储，其特征在于，非易失半导体存储电路存储1位信息，并与存储1位信息的易失存储电路组合，形成1位的信息存储单位，其中，经由易失存储部分读出和写入非易失存储电路中的信息，以及
其中，易失存储电路检测同时导通的两个晶体管之间的电流差。
9.根据权利要求8所述的非易失半导体存储电路，其特征在于：在连接到共用位线的多个存储单位之间共用第2晶体管。
10.一种非易失半导体存储电路，其特征在于：在由6个MIS晶体管构成的易失半导体存储器单元的2个存储节点上，分别连接有权利要求8所记载的非易失半导体存储电路的2个晶体管的电流输出端子，具有连接到该易失半导体存储器单元的电源端子与实际的电源线之间的第3晶体管，并通过控制该第3晶体管的导通状态，进行对上述易失半导体存储器单元的启动/不启动动作的控制，将权利要求8所记载的非易失半导体存储电路部分的信息传送到易失半导体存储器单元。
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