JPH0676582A

JPH0676582A - 半導体装置

Info

Publication number: JPH0676582A
Application number: JP22830392A
Authority: JP
Inventors: Miki Takeuchi; 幹竹内; Yoshinobu Nakagome; 儀延中込; Masakazu Aoki; 正和青木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-08-27
Filing date: 1992-08-27
Publication date: 1994-03-18

Abstract

(57)【要約】【目的】本発明は、電界効果トランジスタのしきい電
圧の変化を利用した不揮発性メモリにおいて、しきい電
圧変化量が十数ｍＶで安定な読み出しができるメモリセ
ルを提供するものであり、ニューラルネットワークへの
適用など、応用範囲の広い不揮発性メモリを実現する。【構成】フリップフロップ型のメモリセルを構成する
対をなす電界効果トランジスタのしきい電圧を変化させ
ることで情報の記憶を行う。【効果】しきい電圧変化量は十数ｍＶで良いので、通
常のＭＯＳトランジスタのゲート酸化膜へのホットキャ
リアの注入で記憶が行える。したがって、製造が簡単で
且つ揮発性メモリやマイクロプロセッサと同じチップ内
に形成することも容易なので、応用範囲の広い不揮発性
メモリが得られる。あるいは、フローティングゲートを
持つトランジスタ対を用いれば、書込み時間が高速の不
揮発性メモリが得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はフリップフロップ型のメ
モリセルを用いた不揮発性メモリに関する。

【０００２】

【従来の技術】電気的にプログラムが可能な不揮発性メ
モリとしてエレクトリカリ・プログラマブル・リード・
オンリ・メモリ（以下ＥＰＲＯＭ）やエレクトリカリ・
イレーサブル・プログラマブル・リード・オンリ・メモ
リ（以下ＥＥＰＲＯＭ）などが知られている。図２１
は、１９９０年インターナショナル・ソリッドステート
・サーキット・コンファレンス・ダイジェスト２６４頁
−２６５頁（International Solid-State Circuit conf
erence、pp.264-265)に述べられているＥＰＲＯＭのア
レー構成の例である。メモリセルを構成する電界効果ト
ランジスタ（以下ＭＯＳトランジスタ）は、２段に重ね
られたフローティングゲートとセル選択用ゲートとを持
つ。記憶情報の書込みは、フローティングゲートに電子
を注入し、ＭＯＳトランジスタのしきい電圧を変化させ
ることにより行う。記憶情報の読み出しは、データ線対
に接続された相補的なＭＯＳトランジスタ対のしきい電
圧の差を、この２つのＭＯＳトランジスタを流れる電流
値の差として検知することにより行う。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
不揮発性メモリにおいて読み出し動作を行うには、しき
い電圧の差が十分な値、たとえば２Ｖ以上でなければな
らなかった。したがって、このようなしきい電圧の変化
を実用的な書込み時間内に引き起こすために、複雑なＭ
ＯＳトランジスタ構造が必要であった。たとえば、図２
１の例では電子を注入するためのフローティングゲート
が設けられている。あるいは、ゲート絶縁膜として通常
の酸化膜ではなく、多くの電子トラップ準位を持つ窒化
膜を用いるＭＯＳトランジスタが使われる場合もある。
このように、しきい電圧変化の大きなＭＯＳトランジス
タを実現するために、製造技術が難しくなる問題があっ
た。さらに、揮発性メモリ、たとえばダイナミック・ラ
ンダム・アクセス・メモリ（以下ＤＲＡＭ）やスタティ
ック・ランダム・アクセス・メモリ（以下ＳＲＡＭ）、
さらにはマイクロプロセッサなどとのプロセス上の整合
性が悪く、揮発性メモリやマイクロプロセッサと、不揮
発性メモリとを同じチップ上に形成して新しい機能を持
たせることも容易ではなかった。

【０００４】

【課題を解決するための手段】フリップフロップの対と
なるＭＯＳトランジスタのしきい電圧に差を生じさせる
ことにより不揮発性メモリを実現する。

【０００５】

【作用】この時のＭＯＳトランジスタ対のしきい電圧差
は十数ｍＶでよい。なぜなら、この差をフリップフロッ
プで増幅し揮発性情報に変換することができるからであ
る。したがって、ＭＯＳトランジスタのゲート絶縁膜と
して通常の酸化膜を用い、ホットエレクトロンの注入で
書き込んでもしきい電圧差は十分である。すなわち、製
造技術が容易で、かつ揮発性メモリやプロセッサなどと
同じチップ内に形成するのに好適な不揮発性メモリが実
現できる。あるいは、フリップフロップの対となるＭＯ
Ｓトランジスタとして、従来の不揮発性メモリと同様
な、フローティングゲートを有するものや窒化膜等を絶
縁膜に用いたものを使うことにより、書込み時間が従来
に比べてはるかに短かくてよい高速の不揮発性メモリが
得られる。

【０００６】

【実施例】図１は本発明の第１の実施例である。図１
（ａ）にメモリセル回路、図１（ｂ）にこのメモリセル
への不揮発情報の書込み動作を示す。不揮発情報の書込
みはフリップフロップを構成するＮチャネルＭＯＳトラ
ンジスタの対、ＮＭｍｎ（ｏ＋）およびＮＭｍｎ（ｏ
−）のしきい電圧にアンバランスを生じさせることによ
り行う。しきい電圧はホットエレクトロンをＮチャネル
ＭＯＳトランジスタのゲート酸化膜に注入することによ
り変化させる。具体的な書込み動作は、以下の通りであ
る。まず、図１（ａ）におけるＳＡＮ、ＳＡＰの電圧を
上げ、またデータ線Ｖｎ（ｏ−）を書き込みたい情報に
対応する電圧に、データ線Ｖｎ（ｏ＋）をその反転情報
に設定する。次にスイッチングＭＯＳトランジスタのゲ
ートＶｍ（ｉ）をオン状態にする。ここで、フリップフ
ロップのＭＯＳトランジスタＮＭｍｎ（ｏ＋）、ＮＭｍ
ｎ（ｏ−）のコンダクタンスが、スイッチングＭＯＳト
ランジスタＳＷｍｎ（ｏ＋）、ＳＷｍｎ（ｏ−）のコン
ダクタンスに比べて十分小さくなるように設計してお
く。そのためには、たとえばＮＭｍｎ（ｏ＋）、ＮＭｍ
ｎ（ｏ−）のＷ／ＬをＳＷｍｎ（ｏ＋）、ＳＷｍｎ（ｏ
−）のＷ／Ｌにくらべて小さく設計しておけば良い。こ
れにより、低電圧側のデータ線につながるスイッチング
ＭＯＳトランジスタ、たとえばＮＭｍｎ（ｏ−）のソー
ス、ドレイン間に大きな電圧がかかり、ドレイン側でホ
ットエレクトロンの酸化膜への注入がおきる。一方、そ
の対となるスイッチングＭＯＳトランジスタ、たとえば
ＮＭｍｎ（ｏ＋）ではほとんどホットエレクトロンの注
入は起きない。ホットエレクトロンの効果によりＮＭｍ
ｎ（ｏ＋）とＮＭｍｎ（ｏ−）とのしきい電圧に十分差
が生じた時点でＶｍ（ｉ）をオフ状態とし、引き続きＳ
ＡＮ、ＳＡＰ、Ｖｎ（ｏ＋）、Ｖｎ（ｏ−）をたとえば
電源電圧のほぼ半分の値に戻す。以上の動作により、た
とえばＮＭｍｎ（ｏ−）のしきい電圧がＮＭｍｎ（ｏ
＋）のそれに比べ上昇し、その結果、ノードＶｍｎ（ｏ
＋）がＶｍｎ（ｏ−）に比べ低い電圧になりやすくな
る。なお、図１（ａ）のセル構成において、ｐチャネル
ＭＯＳトランジスタのかわりに、高抵抗をもちいてもよ
い。また、図１（ｂ）の動作において、Ｖｎ（ｏ＋）と
ＳＡＰは中間レベルに保持しておいてもよい。

【０００７】図２は以上のようにして記憶された不揮発
性メモリの情報を揮発性メモリの情報に変換するための
動作を示すものである。変換動作においては、まず、ノ
ードＶｍｎ（ｏ＋）とＶｍｎ（ｏ−）とを同電位、たと
えば電源電圧のほぼ半分の値にする。これには、たとえ
ばＶｎ（ｏ＋）とＶｎ（ｏ−）とをこの電位に設定した
後、Ｖｍ（ｉ）をオン状態にすればよい。Ｖｍ（ｉ）を
再びオフ状態にした後、ＳＡＮを低電圧に、ＳＡＰを高
電圧にすると、２つのＭＯＳトランジスタＮＭｍｎ（ｏ
＋）とＮＭｍｎ（ｏ−）のしきい電圧のアンバランスに
対応して、例えばＶｍｎ（ｏ＋）が低電圧側に、Ｖｍｎ
（ｏ−）が高電圧側に増幅される。すなわち、図１の動
作により書き込まれた情報がＶｍｎ（ｏ＋）に現われ
る。以上の変換動作は、電源を一旦切って再投入した後
でも正常に行われることは言うまでもなく、本発明の実
施例により不揮発性メモリが実現できる。本発明の実施
例では、ホットエレクトロンによるＭＯＳトランジスタ
のしきい電圧の変化は十数ｍＶでよい。したがって、Ｍ
ＯＳトランジスタのゲート絶縁膜は通常の酸化膜でよ
く、一般に用いられている窒化膜やフローティングゲー
トを用いた不揮発性メモリにくらべ、製造が容易である
利点がある。また、ＤＲＡＭやＳＲＡＭ、マイクロプロ
セッサなどのプロセスとの整合性がよく、本発明の不揮
発性メモリとＤＲＡＭなどの揮発性メモリおよびマイク
ロプロセッサとを同じチップ内に容易に形成できる利点
もある。なお、図２の揮発性メモリへの変換動作や、変
換後にたとえばＳＲＡＭと同様にして行う読み出し動作
において用いる電圧は、書込み動作において用いる電圧
より小さくするのがよい。たとえば、書き込み動作時に
は外部から印加する電源電圧を上げるか、さらにこれを
内部で昇圧した電圧を用いるか、あるいは、外部から印
加する電圧は通常と同じでこれを昇圧した電圧を用いれ
ばよい。これに対し、変換動作時および読み出し動作時
には、例えば通常の電源電圧か、これを降圧した電圧を
用いることにより、変換動作時および読み出し動作時の
ホットエレクトロンの注入が抑えられ、信頼性が高く寿
命の長い不揮発性メモリが得られる。

【０００８】図３は所望のしきい電圧の変化を引き起こ
すに必要な電圧印加時間（ストレス時間）の例を示した
ものである。情報を揮発性メモリに増幅、変換するのに
十分な１０ｍＶ程度のしきい電圧の変化を引き起こすに
は、０．１秒程度ＭＯＳトランジスタに電圧を印加すれ
ばよい。このように、本発明により実用的な時間内で書
込み動作を終える不揮発性メモリが実現される。さら
に、図１および図２の本発明の実施例では、不揮発性メ
モリへの情報書込み時と、不揮発性メモリの情報の揮発
性メモリへの増幅、変換時とでは、フリップフロップの
ｎチャネルＭＯＳトランジスタのドレイン領域が反転す
るので、書込み動作をさらに短時間で終えることができ
る効果がある。なぜなら、ホットエレクトロンの注入は
主にドレイン領域に近いゲート酸化膜に行われるのに対
し、ＭＯＳトランジスタのしきい電圧は、ソース領域に
近いゲート酸化膜にトラップされた電子の影響を受けや
すいからである。

【０００９】図４はメモリセルの回路図を示す本発明の
別の実施例である。２つのノードＶｍｎ（ｏ＋）とＶｍ
ｎ（ｏ−）との間に別のＭＯＳトランジスタを設けた。
この実施例における不揮発性メモリの情報の揮発性メモ
リへの増幅、変換動作を図５に示す。図２ではＳＷｍｎ
（ｏ＋）およびＳＷｍｎ（ｏ−）を通じて２つのノード
Ｖｍｎ（ｏ＋）とＶｍｎ（ｏ−）を同電位にしたのに対
し、本実施例ではＶｐｃ（ｉ）をオン状態にして同電位
にする。その後の動作は図２の場合と同様である。本発
明の実施例では、２つのノードＶｍｎ（ｏ＋）とＶｍｎ
（ｏ−）との電位を高い精度で同じにすることができ、
信頼性の高い変換動作が可能となる。

【００１０】図６はメモリセルの回路図を示す本発明の
別の実施例である。２つのノードＶｍｎ（ｏ＋）とＶｍ
ｎ（ｏ−）のそれぞれに容量を設けた。本発明の実施例
では、読出し動作において、同電位にした２つのノード
Ｖｍｎ（ｏ＋）とＶｍｎ（ｏ−）を分離してから情報の
増幅動作に移るまでの間に、ノイズなどによりフローテ
ィング状態にあるＶｍｎ（ｏ＋）やＶｍｎ（ｏ−）の電
位が変動することが少ないので、信頼性の高い読出し動
作が可能となる。

【００１１】図７はメモリセルの回路図を示す本発明の
別の実施例である。本実施例では、情報書込み用のトラ
ンジスタＷＭｍｎ（ｏ＋）、ＷＭｍｎ（ｏ−）と情報読
み出し用のトランジスタＲＭｍｎ（ｏ＋）、ＲＭｍｎ
（ｏ−）とを別に設けた。ＷＭｍｎ（ｏ＋）、ＷＭｍｎ
（ｏ−）のチャネル長に対するチャネル幅の比Ｗ／Ｌ
は、ＮＭｍｎ（ｏ＋）、ＮＭｍｎ（ｏ−）のそれより大
きく設計し、ＲＭｍｎ（ｏ＋）、ＲＭｍｎ（ｏ−）のＷ
／Ｌは、ＮＭｍｎ（ｏ＋）、ＮＭｍｎ（ｏ−）のそれよ
り小さく設計する。本実施例によれば、情報書込み時に
は、電流が流れる側のノードの電圧をデータ線の電圧に
より近づけることができるので、トランジスタのソース
・ドレイン間に十分な電圧がかかり、ホットエレクトロ
ンによる情報の書込みが高速に行われる。一方、ＳＲＡ
Ｍと同様に行う情報読み出し時には、ノードの電位がデ
ータ線の電位にひっぱられることなく、安定な読み出し
を行うことができる。

【００１２】図８はメモリセルの回路図を示す本発明の
別の実施例である。本実施例では、ｐチャネルＭＯＳト
ランジスタを用いず、ｎチャネルＭＯＳトランジスタだ
けでメモリセルを構成した。不揮発情報の書込み方法は
図１（ｂ）と同様である。不揮発情報書き込み後の待機
状態では、図２の例と異なり、不揮発情報から揮発情報
への変換は行なわない。情報を読み出す場合は、後に図
１４に示すようなアンプをデータ線対Ｖｎ（ｏ＋）、Ｖ
ｎ（ｏ−）に接続する。即ち、ｐチャネルＭＯＳトラン
ジスタでデータ線対をＶｃｃに充電したワード線Ｖｍ
（ｉ）をオン状態にする。そして、ＳＡＮをＶｃｃから
０に引き下げれば、２つのＭＯＳトランジスタ対ＮＮＭ
ｍｎ（ｏ＋）、ＮＮＭｍｎ（ｏ−）のしきい電圧差に対
応して、一方のデータ線電位がわずかに下がる。これを
アンプで読み出す。本実施例によれば、メモリセル面積
が小さくかつ製造が容易な不揮発性メモリを実現でき
る。

【００１３】図９は、たとえば図１に示したメモリセル
を構成する相補型ＭＯＳトランジスタ（ＣＭＯＳ）の断
面構造を示す本発明の一実施例である。通常のｎチャネ
ルＭＯＳトランジスタでは、ドレイン領域端に低濃度の
ｎ領域を設け、電界を低く押える。これは、動作中にゲ
ート酸化膜へのホットエレクトロンの注入により、しき
い電圧が変化し、全体の回路動作のタイミングなどがず
れて誤動作することを防止するためである。本発明の実
施例では意図的にｎチャネルＭＯＳトランジスタのチャ
ネル部分に高濃度のｐ層を設けることにより、ドレイン
領域での電界を高くした。これにより、ゲート酸化膜へ
のホットエレクトロンの注入が加速され、より短い時間
で情報の書き込みを行うことができる。情報保持状態で
はＭＯＳトランジスタにほとんど電流は流れずスタティ
ック状態にあるので、好ましくないホットエレクトロン
の注入による情報の破壊もない。

【００１４】以上の実施例では、しきい電圧値の変化が
十数ｍＶでよいという本発明の利点を、従来の不揮発性
メモリにくらべ簡単な構造のＭＯＳトランジスタを利用
できるという形で活かした。図１０は、図１に示したメ
モリセルを構成するｎチャネルＭＯＳトランジスタとし
て、従来の不揮発性メモリに用いられていた構造、たと
えばフローティングゲートを有する構造を使った本発明
の別の実施例である。しきい値の変化量は従来の不揮発
性メモリの場合の、たとえば十分の一以下でよいので、
書込み時間を大幅に短縮できる効果がある。書込みを行
う前には、フローティングゲートにある電子を十分に引
き抜いておき、フリップフロップの対をなすＭＯＳトラ
ンジスタのしきい電圧をできるだけ同じ値にしておくの
が良い。また、書込みによるしきい電圧の変化量は、Ｍ
ＯＳトランジスタ対における書込み前のしきい値ばらつ
きを考慮してもフリップフロップにアンバランスを生じ
る値が望ましい。

【００１５】図１１は、図１０におけるフローティング
ゲートを有するトランジスタをより簡単なプロセスで製
造するための、回路図（ａ）およびレイアウト（ｂ）を
示す、本発明の実施例である。ｐチャネルトランジスタ
のソース、ドレインおよびｎウェルを制御ゲートとし、
ｎチャネルトランジスタとｐチャネルトランジスタとの
共通ゲートをフローティングゲートとする。本発明の実
施例によれば、不揮発性メモリを揮発性メモリやマイク
ロプロセッサと同じチップ内に容易に形成することがで
きる。

【００１６】図１２は本発明の不揮発性メモリセルを用
いたアレー構成を示すものである。一つのデータ線対Ｄ
ｎ（ｏ＋）、Ｄｎ（ｏ−）には書込み回路、読み出し回
路、プリチャージ（ＰＣ）回路がつながっている。書込
み回路としては、たとえば図１３に示すような回路を用
いることができる。情報書込み時には、スイッチＷＥ
（ｏ）をオン状態にし、書き込みたい情報Ｄｎ（ｏ）を
データ線Ｖｎ（ｏ−）に、その反転情報をデータ線Ｖｎ
（ｏ＋）にいれる。そして、図１で述べたような方法で
書込みを行う。読み出し回路としては、たとえば図１４
に示すようなアンプを用いることができる。読み出し時
には、揮発性メモリに変換した情報を、たとえばＳＲＡ
Ｍと同様な方法で出力する。このとき、記憶させておい
た情報Ｄｎ（ｏ）は、たとえば図１３の書込み回路を用
いた場合、データ線Ｖｎ（ｏ＋）およびＶｎ（ｏ）に書
込み時と反転して出力される。ＰＣ回路は、図２で述べ
た変換動作を行う上で必要となるデータ線対Ｖｎ（ｏ
＋）およびＶｎ（ｏ−）のショートを行うためのもので
あり、、たとえば図１５に示すような３つのＭＯＳトラ
ンジスタで構成される。なお、書込み回路および読み出
し回路は、図１６に示すようにいくつかのデータ線対で
共用しても良い。

【００１７】図１７は、たとえば図１２のアレーにおい
て、揮発性メモリに変換された情報を読出す動作波形を
示すものである。まず、ＲＥをオン状態にしてデータ線
をたとえば１．５Ｖにした後、読出すメモリセルのワー
ド線Ｖｍ（ｉ）をオン状態にする。この時、ワード線の
電圧はデータ線電圧に比べ低い電圧、たとえば０．８Ｖ
にし、たとえば図１（ａ）のＳＷｍｎ（ｏ＋）、ＳＷｍ
ｎ（ｏ−）のコンダクタンスをＮＭｍｎ（ｏ＋）ＮＭｍ
ｎ、（ｏ−）のコンダクタンスにくらべ小さくする。こ
れにより、記憶ノードＶｍｎ（ｏ＋）、Ｖｍｎ（ｏ−）
の電圧がデータ線電圧にひっぱられて誤動作することを
防止できる。次に、図１７に示すように、ＳＥＴをオン
状態にして読み出し回路を動作させれば、情報に対応し
た出力Ｖｎ（ｏ）が現れる。

【００１８】図１８は、図１２の不揮発性メモリをニュ
ーラルネットワークに適用した本発明の一実施例であ
る。入力ニューロンを図１２におけるワード線Ｖ１
（ｉ）、Ｖ２（ｉ）．．．Ｖｓ（ｉ）に、出力ニューロ
ンを図１２における出力Ｖ１（ｏ）、Ｖ２（ｏ）．．．
Ｖｔ（ｏ）に、望ましい出力である教師信号を図１２に
おける書込み情報Ｄ１（ｏ）、Ｄ２（ｏ）．．．Ｄｔ
（ｏ）に対応させる。すべてのニューロンは、例えばＶ
ｃｃまたは０の２値をとり、その興奮状態は電圧の高い
状態、たとえばＶｃｃに対応する。入力ニューロンＶｍ
（ｉ）と出力ニューロンＶｎ（ｏ）との間のシナプス結
合の結合重み値は、メモリセルＭＣｍｎにおけるｎチャ
ネルＭＯＳトランジスタ対ＮＭｍｎ（ｏ＋）、ＮＭｍｎ
（ｏ−）のしきい電圧値のアンバランスとしてアナログ
的に記憶される。図１８のニューラルネットワークにお
ける学習は、ヘッブの学習則に基づいて行われる。すな
わち、ある入力と出力との組ｘｉに対して、入力ニュー
ロンＶｍ（ｉ）が興奮状態にあるとき、望ましい出力Ｄ
ｎ（ｏ）が興奮すべきであれば、その間のシナプス結合
が興奮性になる方向にＮＭｍｎ（ｏ＋）、ＮＭｍｎ（ｏ
−）のしきい電圧値のアンバランスを変化させる。逆
に、望ましい出力Ｄｎ（ｏ）が興奮すべきでなければ、
その間のシナプス結合が抑制性になる方向にＮＭｍｎ
（ｏ＋）、ＮＭｍｎ（ｏ−）のしきい電圧値のアンバラ
ンスを変化させる。１つの入力と出力との組を与えたと
きのしきい電圧の変化は、大きくなくてよい。以上の学
習を異なる入力と出力との組について繰返し行えば、Ｎ
Ｍｍｎ（ｏ＋）、ＮＭｍｎ（ｏ−）のしきい電圧値のア
ンバランスは任意の入力に対して望ましい出力が得られ
るような状態に収束し、所望のニューラルネットワーク
が得られる。具体的な学習方法は、たとえば図１に示し
た書込み動作を、異なる入力と出力との組に対して繰返
し行えばよい。また、読み出し動作も図１７と同様であ
る。ただし、ニューラルネットワークの書込み動作、読
出し動作においては、複数のワード線が同時にオン状態
になる。本発明の実施例では、ごく簡単な回路構成およ
び動作方法で所望のニューラルネットワークを形成する
ことができるので、多くのシナプス数およびニューロン
数を持つニューラルネットワークが可能となる。この結
果、ニューラルネットワークの能力を極めて高いものに
できる。

【００１９】図１９は、図１２中のメモリセルの回路お
よびその書込み動作を示す本発明の一実施例であり、図
１８のニューラルネットワークにおける学習能力をより
高くできる。図１（ａ）をメモリセルとした場合の書込
み動作では、Ｖｍ（ｉ）をオン状態にしておく時間で１
つの入力と出力の組に対する学習時間が規定されている
のに対し、図１９（ａ）をメモリセルとした図１９
（ｂ）の書込み動作では低電圧側のデータ線の容量、た
とえばＣｎ（ｏ−）を充電する時間で学習時間が規定さ
れる。したがって、興奮状態にある入力ニューロンの数
が多い場合、データ線に並列に接続された多くのＭＯＳ
トランジスタがオン状態となり、データ線容量の充電に
要する時間、すなわち学習時間は短くなる。この時のＮ
Ｍｍｎ（ｏ−）のしきい電圧の変化は小さい。これに対
し、興奮状態にある入力ニューロンの数が少ない場合、
オン状態にあるＭＯＳトランジスタの数は少なく、学習
時間が長くなる。すなわち、ＮＭｍｎ（ｏ−）のしきい
電圧の変化は大きい。このような興奮状態にある入力ニ
ューロンの数に応じた学習量の変化は、学習をすみやか
に行わせる効果がある。なぜなら、興奮状態にある入力
ニューロンの数が多い場合、それらの入力ニューロンの
うちの各々が出力ニューロンにおよぼす影響力は小さい
ことを意味し、学習はあまり行われない方がよい。反対
に、興奮状態にある入力ニューロンの数が少ない場合、
それらの入力ニューロンのうちの各々が出力ニューロン
におよぼす影響力は大きいことを意味し、学習をより行
うべきである。本発明の実施例により、より学習能力の
高いニューラルネットワークが得られる。

【００２０】図２０は、図１８のニューラルネットワー
クを構成するための本発明の一実施例であり、図１８の
ニューラルネットワークにおける学習能力をより高くで
きる。データ線は定電流回路を介して書込み回路に接続
される。書込み動作は図１と同様でよい。興奮状態にあ
る入力ニューロンの数が多い場合、データ線に並列に接
続された多くのＭＯＳトランジスタがオン状態となり、
ひとつのＭＯＳトランジスタたとえばＮＭｍｎ（ｏ−）
を流れる電流は少ない。すなわち、ＮＭｍｎ（ｏ−）の
しきい電圧の変化は小さい。これに対し、興奮状態にあ
る入力ニューロンの数が少ない場合、オン状態にあるＭ
ＯＳトランジスタの数は少なく、ひとつのＭＯＳトラン
ジスタたとえばＮＭｍｎ（ｏ−）を流れる電流は多い。
すなわち、ＮＭｍｎ（ｏ−）のしきい電圧の変化は大き
い。したがって、図１９の実施例と同じ原理により、よ
り学習能力の高いニューラルネットワークが得られる。

【００２１】

【発明の効果】本発明によれば、製造が簡単で、かつＤ
ＲＡＭなどの揮発性メモリやマイクロプロセッサと同じ
チップ内に形成することが容易な、高信頼性、多機能の
不揮発性メモリを提供することができる。

【図面の簡単な説明】

【図１】本発明の不揮発性メモリのセル構成（ａ）及び
書き込み動作（ｂ）を示す図である。

【図２】不揮発性メモリの情報を、揮発性メモリの情報
に変換する動作を示す、本発明の一実施例である。

【図３】所望のしきい電圧の変化を引き起こすに必要な
電圧印加時間（ストレス時間）を示す、本発明の不揮発
性メモリの書き込み動作に係る図である。

【図４】本発明の不揮発性メモリのセル構成を示す図で
ある。

【図５】図４の不揮発性メモリの情報を、揮発性メモリ
の情報に変換する動作を示す、本発明の一実施例であ
る。

【図６】本発明の不揮発性メモリのセル構成を示す図で
ある。

【図７】本発明の不揮発性メモリのセル構成を示す図で
ある。

【図８】本発明の不揮発性メモリのセル構成を示す図で
ある。

【図９】本発明の不揮発性メモリのセルを構成する相補
型ＭＯＳトランジスタの断面構造を示す図である。

【図１０】本発明の不揮発性メモリのセルを構成する相
補型ＭＯＳトランジスタの断面構造を示す図である。

【図１１】図１０のフローティングゲートを持つトラン
ジスタを通常のプロセスで実現するための回路（ａ）及
びレイアウト（ｂ）を示す実施例である。

【図１２】本発明の不揮発性メモリのアレー構成を示す
図である。

【図１３】本発明の不揮発性メモリの書き込み回路の一
実施例である。

【図１４】本発明の不揮発性メモリの読出し回路の一実
施例である。

【図１５】本発明の不揮発性メモリのプリチャージ（Ｐ
Ｃ）回路の一実施例である。

【図１６】本発明の不揮発性メモリのアレー構成を示す
図である。

【図１７】揮発性メモリに変換された情報の読出し動作
を示す、本発明の一実施例である。

【図１８】本発明のニューラルネットワークの構成を示
す図である。

【図１９】ニューラルネットワークに好適なメモリセル
構成（ａ）および書き込み動作（ｂ）を示す本発明の一
実施例である。

【図２０】ニューラルネットワークに好適なアレー構成
を示す本発明の一実施例である。

【図２１】不揮発性メモリの従来例である。

【符号の説明】

ＮＭｍｎ（ｏ＋）、ＮＭｍｎ（ｏ−）、ＳＷｍｎ（ｏ
＋）、ＳＷｍｎ（ｏ−）、ＮＮＭｍｎ（ｏ＋）、ＮＮＭ
ｍｎ（ｏ−）、ＮＳＷｍｎ（ｏ＋）、ＮＳＷｍｎ（ｏ
−）、ＲＭｍｎ（ｏ＋）、ＲＭｍｎ（ｏ−）、ＷＭｍｎ
（ｏ＋）、ＷＭｍｎ（ｏ−）…ｎチャネル電界効果トラ
ンジスタ、Ｖｍ（ｉ）、ＲＶｍ（ｉ）、ＷＶｍ（ｉ）…
ワード線、Ｖｎ（ｏ＋）、Ｖｎ（ｏ−）…デ−タ線、Ｖ
ｍｎ（ｏ＋）、Ｖｍｎ（ｏ−）…情報記憶ノ−ド、ＳＡ
Ｎ、ＳＡＮ１、ＳＡＮ１Ｒ、ＳＡＰ、ＳＡＰ１、ＳＡＰ
１Ｒ…センスアンプ駆動線、Ｖｐ…プレート電圧、ＭＣ
１１、ＭＣ１２…メモリセル、Ｖ１（ｏ）、Ｖ２（ｏ）
…出力、Ｖ１Ｂ（ｏ）、Ｖ２Ｂ（ｏ）…出力の反転、Ｄ
ｎ（ｏ）…書き込み電圧、ＷＥ…書き込み選択信号、Ｐ
Ｃｎ（ｏ）…プリチャージ選択信号、ＨＶＤ…中間電
位、ＲＥ…読出し選択信号。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/788 29/792 8728−4ＭＨ０１Ｌ 27/10 ４３４ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】フリップフロップ型のメモリセルを有する
半導体装置において、上記メモリセルはしきい値が電気的に可変である同じ導
電型の第１と第２のトランジスタを有し、上記第１と第２のトランジスタのしきい電圧を変化させ
ることにより記憶を行うことを特徴とする半導体装置。
【請求項２】請求項１に記載の半導体装置において、上記半導体装置の外部から与える情報にしたがって上記
第１と第２のトランジスタのしきい電圧を変化させる書
込み手段を有することを特徴とする半導体装置。
【請求項３】請求項１に記載の半導体装置において、上記第１と第２のトランジスタはｎ型チャネル電界効果
トランジスタであり、上記メモリセルは第３と第４のｐ型チャネル電界効果ト
ランジスタと、第５と第６の転送用トランジスタを有
し、上記第３のｐ型チャネル電界効果トランジスタのドレイ
ン、上記第１のトランジスタのドレイン、上記第５の転
送用トランジスタのソース又はドレインの一方、上記第
４のｐ型チャネル電界効果トランジスタのゲート及び上
記第２のトランジスタのゲートは電気的に接続され、上記第４のｐ型チャネル電界効果トランジスタのドレイ
ン、上記第２のトランジスタのドレイン、上記第６の転
送用トランジスタのソース又はドレインの一方、上記第
３のｐ型チャネル電界効果トランジスタのゲート及び上
記第１のトランジスタのゲートは電気的に接続され、上記第３のｐ型チャネル電界効果トランジスタのソース
及び上記第４のｐ型チャネル電界効果トランジスタのソ
ースは第１の電位に電気的に接続され、上記第１のトランジスタのソースと上記第２のトランジ
スタのソースは第２の電位に接続され、上記第１の電位は上記第２の電位より高いことを特徴と
する半導体装置。
【請求項４】請求項３記載の半導体装置において、上記第３のｐ型チャネル電界効果トランジスタのゲート
と上記第４のｐ型チャネル電界効果トランジスタのゲー
トを電気的にショートするための電界効果トランジスタ
を有することを特徴とする半導体装置。
【請求項５】請求項３記載の半導体装置において、上記第３のｐ型チャネル電界効果トランジスタのゲート
と上記第４のｐ型チャネル電界効果トランジスタのゲー
トのそれぞれにキャパシタが接続されていることを特徴
とする半導体装置。
【請求項６】請求項１記載の半導体装置において、上記第１と第２のトランジスタのドレイン領域は高濃度
のｐ型領域内に形成された高濃度のｎ型領域であること
を特徴とする半導体装置。
【請求項７】上記請求項１記載の半導体装置において、上記メモリセルを複数個有し、これらに接続されたワー
ド線およびデータ線を複数本有し、上記ワード線を入力ニューロン、データ線を出力ニュー
ロン、上記第１と第２のトランジスタのしきい値変化量
をシナプスの結合重み値としてニューラルネットワーク
を構成することを特徴とする半導体装置。
【請求項８】上記請求項７記載の半導体装置において、上記データ線に接続されたキャパシタに蓄えられた電荷
を、上記第１と第２のトランジスタのいずれか一方を通
して放電することで、上記第１と第２のトランジスタの
しきい電圧を変化させニューラルネットワークの学習を
行うことを特徴とする半導体装置。