CN102460583A - 锁存电路的电压特性调整方法和半导体器件的电压特性调整方法以及锁存电路的电压特性调整器 - Google Patents

Abstract

本发明提供一种锁存电路的电压特性调整方法和半导体器件的电压特性调整方法以及锁存电路的电压特性调整器。使电压(Vdd)低于通常工作时的电压(步骤S100)，然后向电源电压施加点(Vdd)、接地半导体衬底、阱施加电压，使得向导通的晶体管的栅极与半导体衬底之间、栅极与阱之间施加较高的电压(步骤S110、S120)。由此，能够使导通的晶体管的阈值电压上升，能够减小构成包含锁存电路的存储单元的多个晶体管间的阈值电压的偏差来谋求提高存储单元的电压特性。

Description

锁存电路的电压特性调整方法和半导体器件的电压特性调整方法以及锁存电路的电压特性调整器

技术领域

本发明涉及锁存电路的电压特性调整方法和半导体器件的电压特性调整方法，尤其涉及对由形成于半导体衬底的多个栅型晶体管构成的锁存电路的电压特性进行调整的电压特性调整方法和半导体器件的电压特性调整方法。

背景技术

以往，作为调整栅型晶体管的阈值电压的方法，已提出了如下方法：在具备MOS(Metal-Oxide-Semiconductor)晶体管的闪存单元中，通过改变储存于浮置栅极的电子的量来调整MOS晶体管的阈值电压，其中，所述MOS晶体管具有在半导体衬底上隔着栅极绝缘膜而形成的浮置栅极和在浮置栅极上隔着栅极间绝缘膜而形成的控制栅极(例如参照专利文献1)。在该方法中，当构成闪存单元的MOS晶体管的阈值电压成为预定的下限值以下时，针对阈值电压成为预定的下限值以下的MOS晶体管，向连接于字线的控制栅极施加0V，向连接于位线的漏极施加驱动电压，向源极施加0V的电压，向浮置栅极注入电子，由此调整阈值电压。另外，作为由这样的多个栅型晶体管构成的电路，已知有锁存电路。

在先技术文献

专利文献1：日本特开2005-228371号公报

发明内容

在由多个栅型晶体管构成的锁存电路中，当栅型晶体管间存在阈值电压的偏差时，锁存电路的电压特性会劣化，会丧失作为锁存电路的特征的双稳定动作的2值存储的功能，因而有时会发生误动作。作为提高锁存电路的电压特性的方法，也考虑应用上述方法来减小阈值电压的偏差。但是，在上述方法中，由于必须进行对各栅型晶体管单独地检查阈值电压并在确定了阈值电压已降低的晶体管之后对所确定的晶体管调整阈值电压的处理，因此，多个栅型晶体管中产生了阈值电压的偏差的阈值电压的调整需要较长的时间。因而，希望以更简单的方法调整晶体管的阈值电压来提高锁存电路的电压特性。

本发明的锁存电路的电压特性调整方法和半导体器件的电压特性调整方法的主要目的在于，以更简单的方法来谋求提高电压特性。

为了达成上述主要目的，本发明的锁存电路的电压特性调整方法和半导体器件的电压特性调整方法采用了以下的手段。

本发明的第1锁存电路的电压特性调整方法，用于对包括形成于半导体衬底的多个栅型晶体管的锁存电路的电压特性进行调整，其特征在于，向使所述锁存电路通常工作时施加电压的电压施加点施加能引发误动作的电压，然后，向所述电压施加点施加能减小以非易失方式构成所述锁存电路的栅型晶体管的电流驱动力的电压。

在该本发明的第1锁存电路的电压特性调整方法中，向使锁存电路通常工作时施加电压的电压施加点施加可引起误动作的电压，然后向所述电压施加点施加能减小以非易失方式构成所述锁存电路的栅极晶体管的电流驱动力的电压。由此，对于导通的栅型晶体管、即阈值电压小的晶体管和/或即使阈值电压相同而流动的电流也较大的晶体管，也就是说电流驱动力大的晶体管，能够通过增大阈值电压或者减小电流来减小电流驱动力。由此，能够减小栅型晶体管间的偏差。此时，只要调整向电压施加点施加的电压和向半导体衬底施加的电压，就能够减小多个栅型晶体管间的偏差，因此能够以更简单的方法谋求提高锁存电路的电压特性。在此，“非易失方式”是指，即使中断向电压施加点施加电压之后向电压施加点施加电压，也能大致维持电流驱动力。

在这样的本发明的第1锁存电路的电压特性调整方法中，可以向使所述锁存电路通常工作时施加电源电压的所述锁存电路的电源电压施加点施加比使所述锁存电路通常工作时的电源电压低的预定的低电压，并且向所述半导体衬底施加作为使所述锁存电路通常工作时施加的电压的通常工作时衬底电压，然后，调整向所述电源电压施加点施加的电压和向所述半导体衬底施加的电压中的至少一方，使得所述电源电压施加点与所述半导体衬底之间的电压差成为比使所述锁存电路通常工作时的所述电源电压施加点与所述半导体衬底之间的电压差大的预定的电压差以上。通过向使锁存电路通常工作时施加电源电压的锁存电路的电源电压施加点施加比使锁存电路通常工作时的电源电压低的预定的低电压，并且向半导体衬底施加作为使锁存电路通常工作时施加的电压的通常工作时衬底电压，能够使多个栅型晶体管中阈值电压小的晶体管导通。并且，然后调整向电源电压施加点施加的电压和向半导体衬底施加的电压中的至少一方，使得电源电压施加点与半导体衬底之间的电压差成为比使锁存电路通常工作时的电源电压施加点与半导体衬底之间的电压差大的预定的电压差以上。由此，能够增大导通的栅型晶体管、即阈值电压小的晶体管和/或即使阈值电压相同而流动的电流也较大的晶体管的阈值电压，或者减小电流，能够减小锁存电路的多个栅型晶体管间的阈值电压和/或电流的偏差。此时，只要调整向电源电压施加点施加的电压和向半导体衬底施加的电压，就能够减小多个栅型晶体管间的偏差，因此能够用更简单的方法谋求锁存电路的电压特性的提高。

另外，在本发明的第1种锁存电路的电压特性调整方法中，所述锁存电路也可以包括形成于导电型为p型的半导体衬底的导电型为n型的多个栅型晶体管和在形成于所述半导体衬底的导电型为n型的阱区域所形成的导电型为p型的多个栅型晶体管，在向所述电源电压施加点施加了比使所述锁存电路通常工作时的电源电压低的预定的低电压的状态下，向所述半导体衬底施加所述通常工作时衬底电压，并且向所述阱区域施加作为使所述锁存电路通常工作时施加的电压的通常阱电压，然后，向所述电源电压施加点施加比使所述锁存电路通常工作时的电源电压高的预定的高电压，向所述阱区域施加所述预定的高电压，并向所述半导体衬底施加比所述通常工作时衬底电压低的电压，使得所述电源电压施加点与所述半导体衬底之间的电压差成为n型晶体管用电压差以上，所述n型晶体管用电压差是作为比使所述锁存电路通常工作时的所述电源电压施加点与所述半导体衬底之间的电压差大的电压差而被预先确定的电压差。这样能够减小n型的栅型晶体管间的偏差来谋求提高锁存电路的电压特性。

进而，在本发明的第1锁存电路的电压特性调整方法中，所述锁存电路也可以包括形成于导电型为p型的半导体衬底的导电型为n型的多个栅型晶体管和在形成于所述半导体衬底的导电型为n型的阱区域所形成的导电型为p型的多个栅型晶体管，在向所述电源电压施加点施加了比使所述锁存电路通常工作时的电源电压低的预定的低电压的状态下，向所述半导体衬底施加所述通常工作时衬底电压，并且向所述阱区域施加作为使所述锁存电路通常工作时施加的电压的通常阱电压，然后，向所述电源电压施加点施加比使所述锁存电路通常工作时的电源电压高的预定的高电压，向所述半导体衬底施加所述通常工作时衬底电压，并向所述阱区域施加比所述通常工作时阱电压高的电压，使得所述电源电压施加点与所述阱区域之间的电压差成为p型晶体管用电压差以上，所述p型晶体管用电压差是作为比使所述锁存电路通常工作时的所述电源电压施加点与所述阱区域之间的电压差大的电压差而被预先确定的电压差。这样能够减小p型的栅型晶体管间的偏差来谋求提高锁存电路的电压特性。

本发明的第2锁存电路的电压特性调整方法，用于对包括形成于半导体衬底的多个栅型晶体管的多个锁存电路的电压特性进行调整，其特征在于，针对所述多个锁存电路，一并地向使所述锁存电路通常工作时施加电压的电压施加点施加能引发误动作的电压，然后，针对所述多个锁存电路，一并地向所述电压施加点施加能减小以非易失方式构成所述锁存电路的栅极晶体管的电流驱动力的电压。

在该本发明的第2锁存电路的电压特性调整方法中，针对多个锁存电路，一并地向使锁存电路通常工作时施加电压的电压施加点施加能引发误动作的电压，然后针对多个锁存电路，一并地向所述电压施加点施加能减小以非易失方式构成所述锁存电路的栅极晶体管的电流驱动力的电压。由此，对于多个锁存电路的导通的栅型晶体管、即阈值电压小的晶体管和/或即使阈值电压相同而流动的电流也较大的晶体管，也就是说电流驱动力大的晶体管，能够通过增大阈值电压或者减小电流来减小电流驱动力。由此，能够减小栅型晶体管间的偏差。此时，只要调整向电压施加点施加的电压和向半导体衬底施加的电压，就能够减小多个栅型晶体管间的偏差，因此能够以更简单的方法谋求提高锁存电路的电压特性。在此，“非易失方式”是指，即使中断向电压施加点施加电压之后向电压施加点施加电压，也能大致维持电流驱动力。

在这样的本发明的第2锁存电路的电压特性调整方法中，也可以针对所述多个锁存电路，一并地向使所述锁存电路通常工作时施加电源电压的所述锁存电路的电源电压施加点施加比使所述锁存电路通常工作时的电源电压低的预定的低电压，并且针对所述多个锁存电路，一并地向所述半导体衬底施加作为使所述锁存电路通常工作时施加的电压的通常工作时衬底电压，然后，针对所述多个锁存电路，一并地调整向所述电源电压施加点施加的电压和向所述半导体衬底施加的电压中的至少一方，使得所述电源电压施加点与所述半导体衬底之间的电压差成为比使所述锁存电路通常工作时的所述电源电压施加点与所述半导体衬底之间的电压差大的预定的电压差以上。通过针对多个锁存电路，一并地向使锁存电路通常工作时施加电源电压的锁存电路的电源电压施加点施加比使锁存电路通常工作时的电源电压低的预定的低电压，并且针对多个锁存电路，一并地向半导体衬底施加作为使锁存电路通常工作时施加的电压的通常工作时衬底电压，由此，能够在多个锁存电路中一并地使多个栅型晶体管中阈值电压小的晶体管导通。并且，然后，针对多个锁存电路，一并地调整向电源电压施加点施加的电压和向半导体衬底施加的电压中的至少一方，使得电源电压施加点与半导体衬底之间的电压差成为比使锁存电路通常工作时的电源电压施加点与半导体衬底之间的电压差大的预定的电压差以上。由此，能够对于多个锁存电路中导通的栅型晶体管、即阈值电压小的晶体管和/或即使阈值电压相同而流动的电流也较大的晶体管，一并地增大阈值电压或者减小电流，能够减小锁存电路的多个栅型晶体管间的阈值电压或电流的偏差。此时，只要调整向电源电压施加点施加的电压和向半导体衬底施加的电压，就能够减小多个栅型晶体管间的偏差，因此能够用更简单的方法谋求提高锁存电路的电压特性。

在这样的本发明的第1、第2种锁存电路的电压特性调整方法中，也可以为，所述栅型晶体管是在所述半导体衬底与栅极之间具有由预定的绝缘性能的材料形成的绝缘层的晶体管，或者所述栅型晶体管是包括形成于所述半导体衬底上、由具有第1绝缘性能的第1绝缘材料形成的第1绝缘层；形成于该第1绝缘层上、由第1电极材料形成的浮置栅极；至少形成于浮置栅极上、由具有第2绝缘性能的第2绝缘材料形成的第2绝缘层；以及形成于该第2绝缘层上、由第2电极材料形成的栅极的晶体管，或者所述栅型晶体管是包括形成于所述半导体衬底上、具有第1绝缘性能的第1绝缘层；形成于该第1绝缘层上、具有第2绝缘性能的第2绝缘层；配置在所述第1绝缘层与所述第2绝缘层之间、由第1电极材料形成的多个点区域；以及形成于所述2绝缘层上、由第2电极材料形成的栅极的晶体管，或者所述栅型晶体管是在所述半导体衬底与栅极之间具有由预定的高电介质材料形成的高电介质层的晶体管，或者所述栅型晶体管是包括形成于所述半导体衬底与栅极之间、由具有第1绝缘性能的材料构成的第1绝缘层；和层叠构造体，其在包含第1强磁性体材料、形成为磁化方向固定的固定层与包含第2磁性体材料、形成为磁化方向根据电流而变化的反转层之间具有由具有第2绝缘性能的材料形成的第2绝缘层，连接在源极或漏极上的晶体管，或者所述栅型晶体管是包括形成在所述半导体衬底与栅极之间且由具有预定的绝缘性能的材料形成的绝缘层，源极和漏极由第1强磁性体材料形成的晶体管。

本发明的半导体器件的电压特性调整方法，用于对在半导体衬底形成第1晶体管、第2晶体管、第3晶体管、第4晶体管、第1存取晶体管以及第2存取晶体管而成的半导体器件的电压特性进行调整，所述第1晶体管是导电型为p型的栅型晶体管，其源极与在通常工作时被施加电源电压的电源电压施加点相连接；所述第2晶体管是导电型为n型的栅型晶体管，其漏极与所述第1晶体管的漏极相连接，并且其栅极与所述第1晶体管的栅极相连接，其源极与在通常工作时被施加接地电压的接地电压施加点相连接；所述第3晶体管是导电型为p型的栅型晶体管，其源极与所述电源电压施加点相连接，其栅极与所述第1晶体管的漏极和所述第2晶体管的漏极的连接点相连接，其漏极与所述第1晶体管的栅极和所述第2晶体管的栅极的连接点相连接；所述第4晶体管是导电型为n型的栅型晶体管，其漏极与所述第3晶体管的漏极相连接，并且其栅极与所述第3晶体管的栅极相连接，其源极与所述接地电压施加点相连接；所述第1存取晶体管是导电型为n型的栅型晶体管，其栅极与在通常工作时被施加控制用电压的字线相连接，在导通时将所述第1晶体管的漏极和所述第2晶体管的漏极的连接点与输出数据的第1位线电连接，并且在截止时将所述第1晶体管的漏极和所述第2晶体管的漏极的连接点与所述第1位线电切断；所述第2存取晶体管是导电型为n型的栅型晶体管，其栅极与所述字线相连接，在导通时将所述第3晶体管的漏极和所述第4晶体管的漏极的连接点与不同于输出数据的所述第1位线的第2位线电连接，并且在截止时将所述第3晶体管的漏极和所述第4晶体管的漏极的连接点与所述第2位线电切断，在该方法中，向所述电源电压施加点施加比使所述半导体器件通常工作时的电源电压低的预定的低电压，并且向所述半导体衬底施加作为使所述半导体器件通常工作时施加的电压的通常工作时衬底电压，然后，调整向所述电源电压施加点施加的电压和向所述半导体衬底施加的电压中的至少一方，使得所述电源电压施加点与所述半导体衬底之间的电压差成为比使所述半导体器件通常工作时的所述电源电压施加点与所述半导体衬底之间的电压差大的预定的电压差以上。

在该本发明的半导体器件的电压特性调整方法中，向电源电压施加点施加比使半导体器件通常工作时的电源电压低的预定的低电压，并且向半导体衬底施加作为使半导体器件通常工作时施加的电压的通常工作时衬底电压。由此，能够使多个栅型晶体管中阈值电压小的晶体管导通。并且，然后调整向电源电压施加点施加的电压和向半导体衬底施加的电压中的至少一方，使得电源电压施加点与半导体衬底之间的电压差成为比使半导体器件通常工作时的电源电压施加点与半导体衬底之间的电压差大的预定的电压差以上。由此，能够增大导通的栅型晶体管、即阈值电压小的晶体管或者即使阈值电压相同而流动的电流也较大的晶体管的阈值电压，或者减小电流，能够减小半导体器件的多个栅型晶体管间的阈值电压或电流的偏差。此时，只要调整向电源电压施加点施加的电压和向半导体衬底施加的电压，就能够减小多个栅型晶体管间的偏差，因此能够用更简单的方法谋求提高半导体器件的电压特性。

在这样的本发明的半导体器件的电压特性调整方法中，也可以在调整了所述控制用电压，使得所述字线与所述接地电压施加点的电压差成为所述第1存取晶体管及所述第2存取晶体管截止的电压差的状态下，向所述电源电压施加点施加所述预定的低电压，并且向所述半导体衬底施加所述通常工作时衬底电压，然后，调整向所述电源电压施加点施加的电压和向所述半导体衬底施加的电压中的至少一方，使得所述电源电压施加点与所述半导体衬底之间的电压差成为所述预定的电压差以上，或者在调整了所述控制用电压，使得所述字线与所述接地电压施加点的电压差成为所述第1存取晶体管及所述第2存取晶体管导通的电压差的状态下，向所述电源电压施加点、所述第1位线、所述第2位线施加所述预定的低电压，并且向所述半导体衬底施加所述通常工作时衬底电压，然后，在调整了所述控制用电压，使得所述字线与所述接地电压施加点的电压差成为所述第1存取晶体管及所述第2存取晶体管截止的电压差的状态下，调整向所述电源电压施加点施加的电压和向所述半导体衬底施加的电压中的至少一方，使得所述电源电压施加点与所述半导体衬底之间的电压差成为所述预定的电压差以上。

另外，在本发明的半导体器件的电压特性调整方法中，所述第1晶体管和所述第3晶体管也可以分别具有层叠构造体，该层叠构造体为在连接着源极的固定层与连接于所述电源电压施加点的反转层之间具有由具备预定的绝缘性能的绝缘材料形成的绝缘层的层叠构造体，所述固定层包含第1磁性体材料、形成为磁化方向固定，所述反转层包含第2磁性体材料、形成为磁化方向根据电流而变化，所述第2晶体管和所述第4晶体管分别具有层叠构造体，该层叠构造体为在连接于所述漏极的固定层与连接于所述接地电压施加点的反转层之间具有由具备预定的绝缘性能的绝缘材料形成的绝缘层的层叠构造体，所述固定层包含第1磁性体材料、形成为磁化方向固定，所述反转层包含第2磁性体材料、形成为磁化方向根据电流而变化。在这种情况下，在调整了所述控制用电压以使得所述字线与所述接地电压施加点的电压差成为所述第1存取晶体管及所述第2存取晶体管截止的电压差的状态下，向所述电源电压施加点施加所述预定的低电压，并且向所述半导体衬底施加所述通常工作时衬底电压，调整向所述第1位线施加的电压、向所述第2位线施加的电压以及向所述接地电压施加点施加的电压，使得所述第1位线及所述第2位线与所述接地电压施加点的电压差成为所述半导体器件通常工作时在所述第1位线及所述第2位线与所述接地电压施加点之间所施加的通常时位电压，然后，在调整了所述控制用电压以使得所述字线与所述接地电压施加点的电压差成为比所述半导体器件通常工作时所述第1存取晶体管及所述第2存取晶体管导通的电压差高的电压差的状态下，调整向所述电源电压施加点施加的电压和向所述半导体衬底施加的电压中的至少一方，使得所述电源电压施加点与所述半导体衬底之间的电压差成为所述预定的电压差以上，并且调整向所述第1位线施加的电压、向所述第2位线施加的电压以及向所述接地电压施加点施加的电压，使得所述第1位线及所述第2位线与所述接地电压施加点的电压差大于所述通常位电压，或者在调整了所述控制用电压以使得所述字线与所述接地电压施加点的电压差成为所述第1存取晶体管及所述第2存取晶体管截止的电压差的状态下，向所述电源电压施加点施加所述预定的低电压，并且向所述半导体衬底施加所述通常工作时衬底电压，调整向所述第1位线施加的电压、向所述第2位线施加的电压以及向所述接地电压施加点施加的电压，使得所述第1位线及所述第2位线与所述接地电压施加点的电压差成为所述半导体器件通常工作时在所述第1位线及所述第2位线与所述接地电压施加点之间所施加的通常时位电压，然后，在调整了所述控制用电压以使得所述字线与所述接地电压施加点的电压差成为比所述半导体器件通常工作时所述第1存取晶体管及所述第2存取晶体管导通的电压差高的电压差的状态下，调整向所述电源电压施加点施加的电压和向所述半导体衬底施加的电压中的至少一方，使得所述电源电压施加点与所述半导体衬底之间的电压差成为所述预定的电压差以上，并且调整向所述第1位线施加的电压、向所述第2位线施加的电压以及向所述接地电压施加点施加的电压，使得所述第1位线及所述第2位线与所述接地电压施加点的电压差成为值0。

进而，在本发明的半导体器件的电压调整方法中，所述第1存取晶体管也可以通过层叠构造体与所述第1位线连接，所述层叠构造体为在连接着源极的固定层与连接于所述电源电压施加点的反转层之间具有由具备预定的绝缘性能的绝缘材料形成的绝缘层的层叠构造体，所述固定层包含第1磁性体材料、形成为磁化方向固定，所述反转层包含第2磁性体材料、形成为磁化方向根据电流而变化，所述第2存取晶体管通过层叠构造体与所述第2位线连接，所述层叠构造体为在连接着源极的固定层与连接于所述电源电压施加点的反转层之间具有由具备预定的绝缘性能的绝缘材料形成的绝缘层的层叠构造体，所述固定层包含第1磁性体材料、形成为磁化方向固定，所述反转层包含第2磁性体材料、形成为磁化方向根据电流而变化。在该情况下，也可以在调整了所述控制用电压以使得所述字线与所述接地电压施加点的电压差成为所述第1存取晶体管及所述第2存取晶体管导通的电压差的状态下，向所述电源电压施加点施加所述预定的低电压，并且向所述半导体衬底施加所述通常工作时衬底电压，调整向所述第1位线施加的电压、向所述第2位线施加的电压以及向所述接地电压施加点施加的电压，使得所述第1位线及所述第2位线与所述接地电压施加点的电压差成为所述半导体器件通常工作时在所述第1位线及所述第2位线与所述接地电压施加点之间所施加的通常时位电压以上，然后，在调整了所述控制用电压以使得所述字线与所述接地电压施加点的电压差成为比所述半导体器件通常工作时所述第1存取晶体管及所述第2存取晶体管导通的电压差高的电压差的状态下，调整向所述电源电压施加点施加的电压和向所述半导体衬底施加的电压中的至少一方，使得所述电源电压施加点与所述半导体衬底之间的电压差成为所述预定的电压差以上，并且调整向所述第1位线施加的电压、向所述第2位线施加的电压以及向所述接地电压施加点施加的电压，使得所述第1位线及所述第2位线与所述接地电压施加点的电压差成为值0。

本发明的栅型晶体管的阈值电压调整方法，用于对形成于半导体衬底的多个栅型晶体管的阈值电压一并地进行调整，其特征在于，针对所述多个栅型晶体管一并地调整向所述栅极施加的电压和向所述漏极施加的电压中的至少一方，使得所述栅型晶体管的漏极与源极之间的电压差成为比所述栅型晶体管的栅极与源极之间的电压差大的预定的电压差以上。

在本发明的栅型晶体管的阈值电压调整方法中，针对多个栅型晶体管一并地调整向栅极施加的电压和向漏极施加的电压中的至少一方，使得栅型晶体管的漏极与源极之间的电压差成为比栅型晶体管的栅极与源极之间的电压差大的预定的电压差以上。由此，能够一并地调整多个栅型晶体管的阈值电压。

本发明的锁存电路的电压特性调整器，对包括形成于半导体衬底的多个栅型晶体管的锁存电路的电压特性进行调整，其特征在于，包括：电压施加电路，其向使所述锁存电路通常工作时施加电压的电压施加点施加能引发误动作的第1电压和能减小以非易失方式构成所述锁存电路的栅型晶体管的电流驱动力的第2电压。

在该本发明的锁存电路的电压特性调整器中，由于包括电压施加电路，其向使锁存电路通常工作时施加电压的电压施加点施加能引发误动作的第1电压和能减小以非易失方式构成锁存电路的栅型晶体管的电流驱动力的第2电压，因此，由此，对于导通的栅型晶体管、即阈值电压小的晶体管或即使阈值电压相同而流动的电流也较大的晶体管，也就是说电流驱动力大的晶体管，能够通过增大阈值电压或者减小电流来减小电流驱动力。由此，能够减小栅型晶体管间的偏差。此时，只要调整向电压施加点施加的电压和向半导体衬底施加的电压，就能够减小多个栅型晶体管间的偏差，因此能够以更简单的方法谋求提高锁存电路的电压特性。在此，“非易失方式”是指，即使中断向电压施加点施加电压之后向电压施加点施加电压，也能大致维持电流驱动力。

在这样的本发明的锁存电路的电压特性调整器中，所述电路也可以包括切换开关或者可变电压产生电路，所述切换开关至少能切换对所述电压施加点供给所述第1电压和对所述电压施加点供给所述第2电压，所述可变电压产生电路至少能产生所述第1电压和所述第2电压。

另外，在本发明的锁存电路的电压特性调整器中，所述电压施加电路也可以向使所述锁存电路通常工作时施加电源电压的所述锁存电路的电源电压施加点施加比使所述锁存电路通常工作时的电源电压低的预定的低电压，且向所述半导体衬底施加作为使所述锁存电路通常工作时施加的电压的通常工作时衬底电压，并且调整向所述电源电压施加点施加的电压和向所述半导体衬底施加的电压中的至少一方，使得所述电源电压施加点与所述半导体衬底之间的电压差成为比使所述锁存电路通常工作时的所述电源电压施加点与所述半导体衬底之间的电压差大的预定的电压差以上。由此，能够向使锁存电路通常工作时施加电源电压的锁存电路的电源电压施加点施加比使锁存电路通常工作时的电源电压低的预定的低电压，且向半导体衬底施加作为使锁存电路通常工作时施加的电压的通常工作时衬底电压，能够使多个栅型晶体管中阈值电压小的晶体管导通。并且，能够之后调整向电源电压施加点施加的电压和向半导体衬底施加的电压中的至少一方，使得电源电压施加点与半导体衬底之间的电压差成为比使锁存电路通常工作时的电源电压施加点与半导体衬底之间的电压差大的预定的电压差以上，能够增大导通的栅型晶体管、即阈值电压小的晶体管或者即使阈值电压相同而流动的电流也较大的晶体管的阈值电压，或者减小电流，能够减小锁存电路的多个栅型晶体管间的阈值电压或电流的偏差。此时，只要调整向电源电压施加点施加的电压和向半导体衬底施加的电压，就能够减小多个栅型晶体管间的偏差，因此能够用更简单的方法谋求提高锁存电路的电压特性。

附图说明

图1是表示搭载有多个作为通过本发明的一实施例的锁存电路的电压调整方法调整电压的锁存电路的存储单元12的SRAM10的概略结构的说明图。

图2是表示存储单元12的概略结构的电路图。

图3是表示晶体管NL、NR的概略构造的剖视概略图。

图4是表示晶体管PL、PR的概略构造的剖视概略图。

图5是表示对数据保持动作时的SRAM10的电压特性进行调整的电压特性调整工序的一例的工序图。

图6是用于说明使电压Vdd从值V1逐渐降低时的存储单元12的电压特性的说明图。

图7是用于说明成为导通的晶体管的偏压条件的说明图。

图8是用于说明在第1实施例的步骤S110的偏压条件下施加了电压时的所有存储单元12中的晶体管NR的阈值电压的偏差的情况的说明图。

图9是表示假设了阈值电压与晶体管NR的数量的关系成为正态分布曲线的情况下的阈值电压与方差σ的关系的说明图。

图10是用于说明晶体管PL、PR中成为导通的晶体管的偏压条件的说明图。

图11是表示执行第1实施例的电压调整工序前后的存储单元12的电压特性的说明图。

图12是表示电压调整工序结束前后的各存储单元12的保持噪声容限(retention noise margin)ReNM的偏差的情况的曲线图。

图13是表示第2实施例的对SRAM110的数据读出动作时的电压特性进行调整的电压特性调整工序的一例的工序图。

图14是表示向字线WL、位线BL1、BL2施加了电压Vdd时的蝶形曲线的说明图。

图15是表示执行了第1实施例的步骤S110的工序后成为导通的晶体管的阈值电压的变化量ΔVth与保持噪声容限ReNM的平均值NMav的关系、阈值电压的变化量ΔVth与1σ宽度的关系的说明图。

图16是表示第1实施例的阈值电压的变化量ΔVth与最低工作电压Vmincell的偏差的关系的说明图。

图17是表示阈值电压的变化量ΔVth与最低工作电压Vmin的关系、阈值电压的变化量ΔVth与保持噪声容限ReNM的平均值NMav除以1σ宽度而得到的结果的关系的说明图。

图18是表示执行了步骤S110的工序后阈值电压的变化量ΔVth与保持噪声容限SNM的平均值NMav的关系、阈值电压的变化量ΔVth与1σ宽度的关系的说明图。

图19是表示阈值电压的变化量ΔVth与图16中的保持噪声容限SNM的平均值NMav除以1σ宽度而得到的结果的关系的说明图。

图20是表示第2实施例的阈值电压的变化量ΔVth与最低工作电压Vmincell的偏差的关系的说明图。

图21是表示通过本发明的第1、第2实施例的锁存电路的电压调整方法调整电压的变形例的锁存电路的电路图。

图22是表示通过本发明的第1、第2实施例的锁存电路的电压调整方法调整电压的另一变形例的锁存电路的电路图。

图23是表示第3实施例的存储单元12的概略结构的电路图。

图24是表示对第3实施例的SRAM10的电压特性进行调整的电压特性调整工序的一例的工序图。

图25是表示第4实施例的存储单元12的概略结构的电路图。

图26是表示对第4实施例的SRAM10的电压特性进行调整的电压特性调整工序的一例的工序图。

图27是用于说明晶体管的电压条件的说明图。

图28是用于说明应用了实施例的阈值电压调整方法的多个栅型晶体管112的阈值电压的偏差的情况的说明图。

图29是表示作为对SRAM10的存储单元12的电压特性进行调整的本发明的一实施例的电压特性调整器600的概略结构的说明图。

图30是表示电压特性调整器600的Vdd施加电路610的概略结构的电路图。

图31是表示电压特性调整器600的Vnwell施加电路620的概略结构的电路图。

图32是表示电压特性调整器600的Vsub施加电路630的概略结构的电路图。

图33是表示变形例的Vdd施加电路710的概略结构的电路图。

图34是表示变形例的Vnwell施加电路720的概略结构的电路图。

图35是表示变形例的Vsub施加电路730的概略结构的电路图。

具体实施方式

接着，使用实施例来说明用于实施本发明的方式。

图1是表示搭载有多个存储单元12的SRAM(Static Random AccessMemory：静态随机存取存储器)10的概略结构的说明图，所述存储单元12具有通过作为本发明的一实施例的锁存电路的电压调整方法来调整电压的锁存电路。SRAM10包括：呈矩阵状配置的与多条字线WL和多条位线BL1、BL2连接的多个存储单元12；当被提供行地址信号时选择与所提供的行地址信号对应的字线WL的行解码器14；当被提供列地址信号时选择与所提供的列地址信号对应的1组位线BL1、BL2的列解码器16；对从存储单元12向位线BL1、BL2输出的信号进行放大的多个读出放大器18；以及将所选择的位线BL1、BL2和输入输出数据的未图示的数据线相连接的列选择电路19。对于各存储单元12，配置在行方向的多个存储单元12连接于同一字线WL，配置在列方向的多个存储单元12连接于1组位线BL1、BL2。

图2是表示存储单元12的概略结构的电路图。存储单元12包括：P沟道MOS晶体管PL、n沟道MOS晶体管NL(以下称作晶体管PL、NL)，其漏极彼此相连接、且其栅极彼此相连接；P沟道MOS晶体管PR、n沟道MOS晶体管NR(以下称作晶体管PR、NR)，其漏极彼此相连接、且其栅极彼此相连接，漏极彼此的连接点VR(以下称作节点VR)与晶体管PL、NL的栅极相连接，并且栅极与晶体管PL、NL的漏极的连接点VL(以下称作节点VL)相连接；n沟道MOS晶体管ANL(以下称作存取晶体管ANL)，其栅极连接于字线WL，在导通时将位线BL1和节点VL电连接，在截止时解除位线BL1和节点VL的电连接；以及n沟道MOS晶体管ANR(以下称作存取晶体管ANR)，其栅极连接在字线WL上，在导通时将位线BL2和节点VR电连接，在截止时解除位线BL2和节点VR的电连接。晶体管PL、PR的源极与通常工作时被施加电源电压的电源电压施加点Vdd相连接，晶体管NL、NR的源极与通常工作时被施加接地电压Vss的接地电压施加点Vss相连接。在实施例中，由晶体管PL、PR、NL、NR构成的电路相当于“锁存电路”。

在此，对晶体管PL、PR、NL、NR、存取晶体管ANL、ANR的构造进行说明。晶体管NL、NR、存取晶体管ANL、ANR如图3所示构成为公知的nMOS晶体管，其包括：绝缘层22，在由调整成导电型为p型的硅(Si)等半导体材料形成的半导体衬底20上，由二氧化硅(SiO2)等绝缘性能高的材料形成；栅极24，其形成在绝缘层22上，由多晶硅等金属材料形成；以及作为导电型为n型的扩散层的源极26和漏极28，其以夹着半导体衬底20的绝缘层22的下方区域的方式形成于半导体衬底20。另外，晶体管PL、PR如图4所示构成为公知的pMOS晶体管，其包括：绝缘层32，在形成于半导体衬底20的调整成导电型为n型的阱30上，由二氧化硅(SiO2)等绝缘性能高的材料形成；栅极34，其形成在绝缘层32上，由多晶硅等金属材料形成；导电型为P型的源极36和漏极38，其以夹着阱30的绝缘层32的下方区域的方式形成于阱30。晶体管PL、PR、NL、NR、存取晶体管ANL、ANR形成在同一半导体衬底20上，晶体管PL、PR与晶体管NL、NR、存取晶体管ANL、ANR之间通过未图示的绝缘性能高的氧化膜等来进行元件分离。

在这样构成的SRAM10中，当将向电源电压施加点Vdd施加的电压设为电压Vdd，将向接地电压施加点Vss施加的电压设为接地电压Vss，将向半导体衬底20施加的电压设为衬底电压Vsub，将向阱30施加的电压设为阱电压Vnwell时，基本上向电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30施加电压，以使电压Vdd为值V1(例如1.2V)，接地电压Vss为0V，衬底电压Vsub为0V，阱电压Vnwell为值V1。对所有的存储单元12一并地进行这样的电压施加。然后，在向电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30施加了上述电压的状态下进行数据的写入动作、读出动作、数据保持动作等，存储单元12作为具有当节点VL为电压高的状态(以下称作H电平)时节点VR变为电压低的状态(以下称作L电平)、当节点VL为L电平时节点VR变为H电平的双稳态的电路而发挥作用。将节点VL、VR的电压从H电平变为L电平或者从L电平变为H电平的情况称为“电平翻转”。

具体而言，向SRAM10写入数据的写入动作如下这样进行：当被提供行地址信号、列地址信号等动作所需要的信号，并且使位线BL1、BL2的电压(以下称作位线电压VBL1、VBL2)成为与要写入的数据对应的电压时，通过行解码器12根据行地址信号选择1条字线WL而使字线WL的电压(以下称作字线电压Vwl)成为值V1，并且通过列解码器14根据所输入的列地址信号选择1组位线BL1、BL2，在与所选择的字线WL、位线BL1、BL2相连接的存储单元12中，使节点VL、VR的电压成为与位线BL1、BL2对应的电压。另外，从SRAM10读出数据的读出动作如下这样进行：当被提供行地址信号、列地址信号等动作所需要的信号，并且向位线BL1、BL2施加对电源电压施加点Vdd施加的电压Vdd(值V1)时，在与被行解码器12、列解码器14选择的字线WL、位线BL1、BL2相连接的存储单元12中，读出与节点VL、VR的电压差对应产生的位线BL1、BL2的电压差来作为数据。进而，数据保持动作如下这样进行：使所有的字线WL、位线BL1、BL2为非选择状态，存取晶体管ANL、ANR截止，保持存储单元12的节点VL、VR的电压来作为数据。

接着，对调整这样构成的SRAM10的数据保持动作时的电压特性的方法进行说明。图5是表示对SRAM10的数据保持动作时的电压特性进行调整的电压特性调整工序的一例的工序图。该工序在使存储单元12的所有字线WL为非选择状态(使字线电压Vwl为0V)从而使所有存储单元12的存取晶体管ANL、ANR为截止的状态下进行。

最初，向SRAM10的所有存储单元的电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30施加电压，以使电压Vdd成为小于值V1的值V2(例如为0.3V等)，接地电压Vss和衬底电压Vsub成为0V，阱电压Vnwell成为值V2(步骤S100)。在此，值V2作为因晶体管PL、PR、NL、NR的阈值电压的偏差而使电压Vdd从值V1逐渐降低时节点VL、VR的电平不能翻转且被固定成H电平、L电平中的某一电平的电压，是预先通过实验和/或分析等求出的。图6是用于说明在使存储单元12的存取晶体管ANL、ANR截止的状态下使电压Vdd从值V1逐渐降低时的存储单元12的电压特性的说明图。图中，将向存储单元12的节点VL施加了0V至值V1的电压时的节点VR的电压和向存储单元12的节点VR施加了0V至值V1的电压时的节点VL的电压记载在相同的曲线图上。描绘出两个与这样得到的2条曲线内接的最大的正方形，将2个正方形的对角线L1、L2中长度较短的一条对角线的长度(在图6中为对角线L1的长度)称为保持噪声容限ReNM。如图所示，当使电压Vdd逐渐降低时，在某电压(在实施例中为值V2)以下，存储单元12没有显示出双稳态，其结果，节点VR、VL的电平变得不能翻转，节点VR被固定为H电平、L电平中的某一电平。其原因是，节点VL、VR的电位由晶体管PL、PR、NL、NR的阈值电压的平衡来决定，当在晶体管PL、PR、NL、NR的阈值电压存在偏差时电压Vdd变为值V2时，则阈值电压更低的晶体管导通，节点VR、VL被固定为该晶体管导通的电压。因此，执行了步骤S100的工序后的存储单元12的各晶体管的状态反映了阈值电压的偏差，阈值电压低的晶体管导通。以下，为了说明，设为晶体管PL、NR的阈值电压比晶体管PR、NL的阈值电压低，当执行步骤S100的工序后，晶体管PL、NR成为导通，存储单元12的节点VL成为H电平，节点VR成为L电平。

接着，在时间Tref(例如600秒)期间向SRAM10的所有存储单元12的电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30分别施加电压，以使电压Vdd成为大于值V1的值V3(例如3.5V)，衬底电压Vsub成为小于SRAM10通常工作时的电压(0V)的值V4(例如-6V)，接地电压Vss成为0V，阱电压Vnwell成为值V3(步骤S110)。由此，能够使晶体管NL、NR中的导通的晶体管的阈值电压上升。以下，说明其理由。

图7是用于说明晶体管NR的电压施加条件(以下称为偏压条件)的说明图。在晶体管NR变为导通时，偏压条件是施加于栅极24的栅极电压Vg为值V3，施加于源极26的源极电压Vs、施加于漏极28的漏极电压Vd均为0V，衬底电压Vsub为值V4。此时，栅极24与半导体衬底20之间的电压差高于存储单元12通常工作时的栅极24与半导体衬底20之间的电压差V1(实施例中为1.5V)，因此从半导体衬底20向绝缘层22注入较高能量的电子，由此晶体管NR的阈值电压上升。一般将这种现象称为衬底热电子注入(Substrate Hot Electron，SHE)。通过发生这样的SHE，能够使晶体管的阈值电压上升。

图8是说明在步骤S110的偏压条件下施加了电压时的所有存储单元12的晶体管NR的阈值电压的偏差的情况的说明图。图中，虚线表示进行步骤S110的工序之前的晶体管NR的阈值电压的偏差，实线表示进行步骤S110的工序之后的晶体管NR的阈值电压的偏差。图中，横轴是阈值电压，纵轴表示如图9所示那样假设阈值电压和晶体管NR的数量的关系为正态分布曲线的情况下的阈值电压的与平均值Vthnav的方差σ。也就是说，可以说在图8中方差σ为0时的阈值电压是平均值Vthnav，直线的倾斜度越陡，晶体管NR的阈值电压的偏差越小。如图8所示，与进行步骤S110的工序之前相比，进行步骤S110的工序之后，晶体管NR的阈值电压变高。关于截止的晶体管NL，由于不会发生这样的SHE，所以在步骤S110的工序结束前后，阈值电压没有太大变化。这样，通过步骤S110的工序，在存储单元12中，能够使导通的晶体管的阈值电压接近截止的晶体管的阈值电压。由此，能够减小存储单元12的晶体管NR、NL的阈值电压的偏差。并且，为了减小这样的阈值电压的偏差，只要针对SRAM10的所有存储单元12一并地向半导体衬底20与栅极24之间施加使晶体管NR的阈值电压上升的较高的电压即可，因此能够用更简单的方法减小存储单元12的晶体管NR、NL的阈值电压的偏差。

接着，在时间Tref期间向SRAM10的所有存储单元12的电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30分别施加电压，以使电压Vdd为值V1，接地电压Vss和衬底电压Vsub分别为0V，使阱电压Vnwell成为比SRAM通常工作时的电压(0V)大的电压V5(例如9.5V)(步骤S120)，结束电压特性调整工序。由此，能够使晶体管PL的阈值电压上升。图10是用于说明晶体管PL的电压条件的说明图。如图所示，在晶体管PL中，施加于栅极34的栅极电压Vg为0V，施加于源极36的源极电压Vs、施加于漏极38的漏极电压Vd均为值V1，阱电压Vnwell为值V5，与通常工作时的栅极34与阱30之间的电压差即值1.5V相比，成为较高的值，因此从阱30向绝缘层32注入较高能量的空穴，由此晶体管PL的阈值电压上升。对于截止的晶体管，不会发生这样的空穴注入，因而在步骤S120的工序结束前后，阈值电压没有太大变化。这样，通过步骤S120的工序，在存储单元12中仅导通的晶体管PL的阈值电压上升，阈值电压变高而接近截止的晶体管PR的阈值电压。由此，能够减小存储单元12的晶体管PR、PL的阈值电压的偏差。另外，为了减小晶体管PR、PL的阈值电压的偏差，只要针对SRAM10的所有存储单元12一并地向阱30与栅极32之间施加使晶体管PR、PL中导通的晶体管的阈值电压上升的电压即可，因此能够用更简单的方法减小存储单元12的晶体管PR、PL的阈值电压的偏差。

图11是表示执行第1实施例的电压特性调整工序前后的数据保持动作中的存储单元12的电压特性的说明图。在图中，虚线是将执行电压特性调整工序之前的向存储单元12的节点VL施加了0V至值Vdd(例如0.3V)时的节点VR的电压和向存储单元12的节点VR施加了0V至值Vdd时的节点VL的电压记载在相同曲线图上，实线是将执行电压特性调整工序之后的向存储单元12的节点VL施加了0V至值Vdd时的节点VR的电压和向存储单元12的节点VR施加了0V至值Vdd时的节点VL的电压记载在相同曲线图上，将这样的曲线称为蝶形曲线。如图所示，执行电压特性调整工序后，保持噪声容限ReNM变大，电压特性提高。

图12是表示电压特性调整工序结束前后的SRAM10中的存储单元12的保持噪声容限ReNM的偏差的情况的曲线图。在图中，虚线表示执行电压特性调整工序之前的保持噪声容限ReNM的偏差，实线表示执行电压特性调整工序之后的保持噪声容限ReNM的偏差。在图中，横轴是保持噪声容限，与图9同样地，纵轴表示在假设保持噪声容限ReNM与晶体管NR的数量的关系为正态分布曲线的情况下的保持噪声容限ReNM的与平均值NMav的方差σ。因此，可以说在图12中，直线的倾斜度越陡，存储单元12的保持噪声容限ReNM的偏差越小。如图所示，执行电压特性调整工序之后，与执行前相比，保持噪声容限ReNM的偏差变小。这样，通过执行电压特性调整工序，能够谋求提高进行数据保持动作时的存储单元12的电压特性，能够降低SRAM10可工作的最低工作电压Vmin(各存储单元可工作的最低工作电压Vmincell中最大的电压)。另外，通过对构成SRAM10的所有的存储单元12一并地进行这样的电压的调整，能够对构成SRAM10的所有的存储单元12一并地减小阈值电压的偏差。由此，在SRAM10中，能够用更简单的方法谋求提高电压特性。

当执行步骤S110、S120的工序时，在晶体管NR、NL、晶体管PR、PL的阈值电压没有偏差的存储单元12中，阈值电压向发生偏差的方向变化，但通常这样的晶体管的阈值电压原本在平均值Vthnav附近，对于导通的晶体管，其阈值电压只是稍微上升，因此从SRAM10整体来看，对电压特性的影响是轻微的。

根据以上说明的第1实施例的电压特性调整工序，在向字线WL施加0V的电压而使存取晶体管ANL、ANR截止的状态下，使电压Vdd低于通常工作时的电压，由此能够使构成存储单元12的晶体管PL、PR、NL、NR中阈值电压小的晶体管导通。并且，之后向电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30施加电压，以使向导通的晶体管的栅极24与半导体衬底20之间、栅极30与阱30之间施加使导通的晶体管的阈值电压上升的较高的电压，由此能够使导通的晶体管的阈值电压上升，能够减小构成存储单元12的晶体管PL、PR、NL、NR的阈值电压的偏差，谋求提高进行数据保持动作时的存储单元12的电压特性。此时，只要调整向电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30施加的电压，就能减小这样的晶体管的阈值电压的偏差，因此能够用更简单的方法谋求提高存储单元12的电压特性。另外，通过对构成SRAM10的所有存储单元12一并地进行这样的电压的调整，能够对构成SRAM10的所有存储单元12一并地减小阈值电压的偏差。由此，在SRAM10中，能够用更简单的方法谋求提高电压特性。

接着，说明作为本发明第2实施例的锁存电路的电压调整方法。第2实施例的电压特性调整工序中，执行步骤S100B的工序来代替图5的步骤S100的工序，在步骤S100B的工序后进行步骤S105的工序，除此之外与图5所示的电压特性调整工序相同，因此，对相同工序标记同一标号，省略其说明。

图13是表示第2实施例的调整SRAM10的数据读出动作时的电压特性的电压特性调整工序的一例的工序图。在此，在第2实施例中调整数据读出动作时的电压特性的原因在于，一般而言，数据读出动作时的节点VL、VR的电压受到存取晶体管ANL、ANR的电流值的偏差、阈值电压的偏差的影响，数据读出动作时的电压特性比数据保持动作时的电压特性差。因此，与SRAM10的特性相应地应用第1实施例、第2实施例中的任意一种电压特性调整工序。

在第2实施例的电压特性调整工序中，最初，向SRAM10的所有存储单元的电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30施加电压，以使电压Vdd为值V2，接地电压Vss和衬底电压Vsub均为0V，阱电压Vnwell为值V2，并对所有的字线WL、位线BL1、BL2施加与执行数据读出动作时相同的电压(与电压Vdd相同的电压，为值V2)(步骤S100B)。图14是表示向字线WL、位线BL1、BL2施加了电压Vdd时的蝶形曲线的说明图。在此，描绘出两个内接于蝶形曲线的最大的正方形，将两个正方形的对角线L1、L2中长度短的对角线的长度(图14中为对角线L1的长度)设为保持噪声容限SNM。在此，向字线WL、位线BL1、BL2施加了电压Vdd时的蝶形曲线反映了存取晶体管ANL、ANR、晶体管PL、PR、NL、NR的阈值电压的偏差，执行步骤S100B的工序后的存储单元12的各晶体管的状态反映了存取晶体管ANL、ANR、晶体管PL、PR、NL、NR的阈值电压的偏差。在此，为了说明，设为晶体管PL、NR、存取晶体管ANL的阈值电压低于晶体管PR、NL的阈值电压，当执行步骤S100B的工序时，存储单元12的节点VL变为H电平，节点VR变为L电平。

然后，使向所有的字线WL施加的电压为0V，使存取晶体管ANL、ANR截止(步骤S105)，在使向所有的字线WL施加的电压为0V的状态下，以时间Tref期间向SRAM10的所有存储单元12的电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30分别施加电压，以使电压Vdd为值V3，衬底电压Vsub为值V4，接地电压Vss为0V，阱电压Vnwell为值V3(步骤S110)，并以时间Tref期间向SRAM10的所有存储单元12的电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30分别施加电压，以使电压Vdd为值V1，接地电压Vss、衬底电压Vsub均为0V，阱电压Vnwell为值V5(步骤S120)，结束电压特性调整工序。由此，能够使晶体管PL、PR、NL、NR中导通的晶体管的阈值电压上升来减小阈值电压的偏差，能够使数据读出时的最低工作电压Vmin进一步降低。

根据以上说明的第2实施例的电压特性调整工序，向所有的字线WL、位线BL1、BL2施加与执行数据读出动作时相同的电压(与电压Vdd相同的电压，为值V2)，使电压Vdd低于通常工作时的电压，由此能够使构成存储单元12的晶体管PL、PR、NL、NR中阈值电压小的晶体管导通。并且，之后在向字线WL、位线BL1、BL2施加0V而使存取晶体管ANL、ANR截止的状态下，向电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30施加电压，以使向导通的晶体管的栅极24与半导体衬底20之间、栅极30与阱30之间施加能使导通的晶体管的阈值电压上升的较高电压。由此，能够使导通的晶体管的阈值电压上升，能够减小构成存储单元12的晶体管PL、PR、NL、NR的阈值电压的偏差来谋求提高数据读出时的存储单元12的电压特性。

第1、第2实施例的电压特性调整工序中，在步骤S110、S120的工序中调整电源电压Vdd、衬底电压Vsub、阱电压Vnwell，但只要调整电源电压Vdd、衬底电压Vsub、阱电压Vnwell，使得半导体衬底20与栅极24之间的电压差、阱30与栅极34之间的电压差成为向导通的晶体管的绝缘层22、32注入电子或空穴的电压差以上即可，因此，既可以仅调整电源电压Vdd，使衬底电压Vsub和阱电压Vnwell为通常工作时的电压(值V1)、0V，也可以使电源电压Vdd为通常工作时的电压而调整衬底电压Vsub、阱电压Vnwell。

第1、第2实施例的电压特性调整工序中，在步骤S110、S120的工序中，以时间Tref期间施加较高的电压，但施加电压的时间能适当地调整，在步骤S110的工序和步骤S120的工序中，也可以使用不同的时间。对于第1实施例，时间Tref优选用下述方法来设定。图15是表示执行步骤S110的工序前后的晶体管NL、NR中导通的晶体管的阈值电压的变化量ΔVth与SRAM10中的各存储单元12的保持噪声容限ReNM的平均值NMav的关系(实线)以及阈值电压的变化量ΔVth与从对应于图12中的1σ的噪声容限N1σ减去保持噪声容限ReNM的平均值NMav后的1σ宽度的关系(虚线)的说明图。另外，图16是表示阈值电压的变化量ΔVth与各存储单元可工作的最低工作电压Vmincell的偏差的关系的说明图。进而，图17是表示阈值电压的变化量ΔVth与SRAM10可工作的最低工作电压Vmin(各存储单元可工作的最低工作电压VmincelI中最大的电压)的关系(实线)、以及阈值电压的变化量ΔVth与保持噪声容限ReNM的平均值NMav除以图15的1σ宽度而得到的结果的关系(虚线)的说明图。如图所示，当阈值电压的变化量ΔVth为某值(例如图17的值ΔVtha)时，最低工作电压Vmin较小，且保持噪声容限ReNM的平均值NMav除以1σ宽度而得到的结果较大。并且，认为向晶体管施加电压的时间Tref越长，阈值电压的变化量ΔVth的上升量越大，因此通过实验、分析等预先确定图17所示的关系，在步骤S110的工序中向阈值电压的变化量ΔVth成为值ΔVtha的时间晶体管施加电压，由此能够谋求提高SRAM10的电压特性。进而，对于晶体管PL、PR也同样地，设定向晶体管施加电压的时间，在步骤S120的工序中向这样设定的时间晶体管施加电压，由此能够谋求提高SRAM10的电压特性。另外，在第2实施例的电压调整工序中，也与第1实施例的电压调整工序同样地，通过实验、分析等预先确定阈值电压的变化量ΔVth与最低工作电压Vmin的关系、以及阈值电压的变化量ΔVth与保持噪声容限SNM的平均值NMav除以1σ宽度而得到的结果的关系，在步骤S110的工序中，通过向阈值电压的变化量ΔVth成为值ΔVtha的时间晶体管施加电压，能够谋求提高数据保持动作的SRAM10的电压特性。图18是表示执行步骤S110B的工序前后的晶体管NL、NR中导通的晶体管的阈值电压的变化量ΔVth与SRAM10中的各存储单元12的保持噪声容限SNM的平均值NMav的关系(实线)、以及阈值电压的变化量ΔVth与从对应于1σ的噪声容限N1σ减去保持噪声容限SNM的平均值NMav后得到的1σ宽度的关系(虚线)的说明图，图19是表示阈值电压的变化量ΔVth与图15的保持噪声容限ReNM的平均值NMav除以1σ宽度而得到的结果的关系的说明图，图20是表示阈值电压的变化量ΔVth与最低工作电压Vmincell的偏差的关系的说明图。进而，对于晶体管PL、PR也同样地，优选设定向晶体管施加高电压的时间，在步骤S120的工序中向这样设定的时间晶体管施加能注入载流子的电压。这样能够谋求提高数据读出动作的SRAM10的电压特性。

第1、第2实施例的电压特性调整工序中，在进行步骤S110的工序之后进行步骤S120的工序，但既可以是在进行步骤S120的工序之后进行步骤S110的工序，例如也可以以时间Tref期间向SRAM10的所有存储单元12的电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30分别施加电压，以使电压Vdd为值V3，接地电压Vss为0V，衬底电压Vsub为值V4，阱电压Vnwell为值V5，将步骤S110、S120的工序作为1个工序来进行，还可以是仅进行步骤S110、S120中的任意一个工序。

第1、第2实施例的电压特性调整工序中，在执行步骤S100、步骤S100B的工序之后执行步骤S110的工序、步骤S105的工序，但只要在向电源电压施加点Vdd施加了低于值V1的电压之后执行步骤S110的工序、步骤S105的工序即可，因此，也可以在向SRAM10的电源电压施加点Vdd最初施加电压之后紧接着执行步骤S110的工序、步骤S105的工序。

第1、第2实施例的电压特性调整工序中，进行一次步骤S100～S120的处理或步骤S100B～步骤S120的处理，但也可以将步骤S110的处理中的电压Vdd与衬底电压Vsub的电压差或步骤S120的处理中的电压Vdd与阱电压Vnwell的电压差设定为较小，反复多次进行步骤S100～S120的处理或步骤S100B～步骤S120的处理。这样例如当在晶体管NL的阈值电压比晶体管NR的阈值电压低的状态下进行一次步骤S100～S120的处理或步骤S100B～步骤S120的处理时，晶体管NL的阈值电压变为比晶体管NR的阈值电压高，但接着进行步骤S100～S120的处理或步骤S100B～步骤S120的处理后，晶体管NR的阈值电压变高，因此，能够减小晶体管NR、晶体管NL的阈值电压的偏差。因而，能够更适当地抑制各晶体管的阈值电压的偏差来谋求提高SRAM10的电压特性。

第1、第2实施例的电压特性调整工序中，对SRAM10的所有存储单元12一并地进行上述电压调整工序，但也可以不对SRAM10的所有存储单元12一并地进行电压调整工序，而是将所有存储单元12分为几个块，按每块来进行电压调整工序，还可以对所有存储单元12的一部分进行上述电压特性调整工序。

第1、第2实施例中，将本发明的电压特性调整工序应用于SRAM10，但只要是由多个栅极(门)电路构成、输入和输出相连接、包含锁存电路的结构，则可以应用于任何电路。例如，也可以应用于如图13的锁存电路100所示例的那样包括NOT电路110和NOR电路120的结构，所述NOT电路110具有在电源电压施加点Vdd与接地电压施加点Vss之间相互串联连接的p沟道MOS晶体管P110和n沟道MOS晶体管N110，将所输入的信号翻转并输出；所述NOR电路120在电源电压施加点Vdd与接地电压施加点Vss之间具有两个相互串联连接的p沟道MOS晶体管P120、P122和两个相互串联连接的n沟道MOS晶体管N120、N122，NOT电路110的输出与两个输入中的一个输入相连接，并且另一个输入被固定为H电平的电压，输出与NOT电路110的输入相连接，运算两个输入的逻辑和。在该情况下，也可以在应用本发明的电压特性调整工序后，除去将NOT电路110的输入和NOR电路120的输出连接的布线。另外，也可以应用于如图14的锁存电路100B所示例那样的结构，即：共用于门电路140B、142B，NOR电路120的输出经由可导通截止的开关元件SW150B输入到NOT电路110。在该情况下，在门电路140B、142B与锁存电路100B之间设置可导通截止的开关元件SW152B、S154B，使开关元件SW150B导通，并且使开关元件SW152B、S154B截止，来应用本发明的第1实施例的电压特性调整工序，或者使开关元件SW150B、SW152B、SW154B导通来应用本发明第2实施例的电压特性调整工序，然后使开关元件SW150B截止，并且使开关元件SW152B、SW154B导通，由此能作为逻辑电路发挥作用。锁存电路100不限于包括NOT电路和NOR电路的结构，只要是例如包括连接偶数级的NOT电路、最后级的NOT电路的输出与最前级的NOT电路的输入相连接的结构等，在输入和输出相连接时不发生振荡而能固定并保持所输入的数据的锁存电路，则可以采用任何结构。

第1、第2实施例中，将本发明的电压特性调整工序应用于图3、图4所示例的构造的包括晶体管PL、PR、NL、NR的电路，但也可以应用于晶体管PL、PR形成在导电型为n型的半导体衬底上、晶体管NL、NR形成在导电型为P型的阱中的结构，所述导电型为P型的阱形成于n型的半导体衬底。

第1、第2实施例中，将本发明的电压特性调整工序应用于图3、图4所示例的构造的由MOS晶体管构成的电路，但构成电路的元件不限于图3、图4所示例的构造的MOS晶体管，也可以应用于包括如下的MOS晶体管的电路：在半导体衬底上隔着由绝缘性高的材料形成的沟道氧化膜(栅极绝缘膜)形成浮置栅极，在浮置栅极上隔着由绝缘性高的材料形成的控制绝缘膜(栅极间绝缘膜)形成栅极，能根据向浮置栅极注入的载流子的量来调整阈值电压。另外，也可以应用于包括如下MOS晶体管的电路：具有由细微的硅结晶形成的硅量子点来取代这样的浮置栅极，能根据向硅量子点注入的电子的量来调整阈值电压。进而，还可以应用于包括磁隧道结(Magnetic Tunnel Junction)元件与源极或漏极相连接的自旋MOS场效应晶体管的电路或者包括源极及漏极由三氧化二铁(Fe2O3)等强磁性体材料形成的自旋(spin)MOS场效应晶体管的电路，所述磁隧道结元件在固定层与反转层之间具有绝缘层，所述固定层由钴铁硼(CoFeB)等强磁性体材料形成，配置成磁化方向不会根据电流而改变，所述反转层由钴铁硼(CoFeB)等磁性体材料形成，配置成磁化方向根据电流而改变，所述绝缘层由具有氧化镁(MgO)等较高绝缘性能的材料形成。进而，还可以应用于包括高电介质栅极晶体管的电路，所述高电介质栅极晶体管在半导体衬底与栅极之间形成有由钛酸钡(BaTio3)和/或锆钛酸铅(Pb(Zr，Ti)O3，PZT)、钽酸锶铋(SrBi2Ta2O9，SBT)、钛酸铋镧((Bi，La)4Ti3O12，BLT)等高电介质材料形成的高电介质层。

接着，说明作为本发明第3实施例的锁存电路的电压调整方法。通过本发明第3实施例的电压调整方法来调整电压的SRAM310如图23所示例那样，在存储单元312的晶体管PL、PR的源极与电源电压施加点Vdd之间具有磁隧道结元件320、322，在晶体管NL、NR的源极与接地电压施加点Vss之间具有磁隧道结元件324、326，除此以外，结构与图1～图4所示的SRAM10相同，因此对同一结构标记同一标号，省略其说明。另外，第3实施例的电压特性调整工序中，对于与图5所示例的第1实施例的电压特性调整工序相同的电压，省略其说明。

磁隧道结元件320、322、324、326构成为在由钴铁硼(CoFeB)等强磁性体材料形成的固定层330与由钴铁硼(CoFeB)等磁性体材料形成且从固定层330流出电流的方向的厚度较薄的反转层332之间具有由氧化镁(MgO)等具备较高的绝缘性能的材料形成的绝缘层334的层叠构造体。固定层330与在固定层330与反转层332之间流动的电流的方向无关而磁化为一定的方向，当在从反转层332向固定层330的方向流动一定量以上的电流时，成为固定层330的磁化方向和反转层332的磁化方向相同的状态(平行状态)，电阻值变低，当在从固定层330向反转层332的方向上流过一定量以上的电流时，成为固定层330的磁化方向和反转层332的磁化方向不同的状态(反平行状态)，电阻值变高。磁隧道结元件320、322的固定层330与电源电压施加点Vdd连接，反转层332与晶体管PL、PR的源极连接。磁隧道结元件324、326的固定层330与晶体管NL、NR的源极连接，反转层332与接地电压施加点Vss连接。

接着，对调整这样构成的SRAM310的电压特性的方法进行说明。图24是表示调整SRAM10的电压特性的电压特性调整工序的一例的工序图。当向电源电压施加点Vdd、阱30、字线WL、位线BL1、BL2施加的电压从0V变为SRAM310通常工作时向电源电压施加点Vdd、阱30、字线WL、位线BL1、BL2施加的电压(值V2)时，磁隧道结元件320、322、324、326成为平行状态。

第3实施例的电压特性调整工序中，最初向RAM310的所有存储单元的电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30、字线WL、位线BL1、BL2施加电压，以使电压Vdd为值V2，接地电压Vss和衬底电压Vsub为0V，阱电压Vnwell为值V2，字线电压Vwl为0V，位线电压VBL1、VBL2为值V2(步骤S300)。执行了步骤S300的工序之后的存储单元312的各晶体管的状态反映了在晶体管PL、PR、NL、NR中流动的电流(电流驱动力)的偏差。在此，为了说明，设为晶体管PL、NR的电流比晶体管PR、NL的电流大，当执行步骤S300的工序时，晶体管PL、NR导通，存储单元12的节点VL变为H电平，节点VR变为L电平。此时，既可以是磁隧道结元件320、322、324、326为平行状态，也可是磁隧道结元件320、322、324、326是平行状态与反平行状态之间的电阻值。

然后，向RAM310的所有存储单元的电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30、字线WL、位线BL1、BL2施加电压，以使电压Vdd为值V3，接地电压Vss和衬底电压Vsub为0V，阱电压Vnwell为值V3，字线电压Vwl为值V3，位线电压VBL1、VBL2为值V3(步骤S310)。当前，设为节点VR成为L电平，因此，从位线BL2向晶体管NR流动电流，从磁隧道结元件326的固定层330向反转层332流动电流，磁隧道结元件326成为反平行状态。由此，磁隧道结元件326的电阻值上升，在晶体管NR中流动的电流变小。即，晶体管NR的电流驱动力变低，获得与在上述SRAM10中晶体管NR的阈值电压上升同等的效果。由此，能够减小晶体管NL、NR的电流的偏差，能够进一步降低SRAM310的最低工作电压Vmin。

在这样施加了电压后，向RAM310的所有存储单元的电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30、字线WL、位线BL1、BL2施加电压，以使电压Vdd为值V3，接地电压Vss和衬底电压Vsub为0V，阱电压Vnwell为值V3，字线电压Vwl为值V3，位线电压VBL1、VBL2为0V(步骤S320)，结束电压特性调整工序。当前，设节点VR成为L电平，从电源电压施加点Vdd经由晶体管PL向位线BL1流动电流，从磁隧道结元件320的固定层330向反转层332流动电流，磁隧道结元件320成为反平行状态。由此，磁隧道结元件320的电阻值上升，在晶体管PL中流动的电流变小。即，晶体管PR的电流驱动力变低，获得与在上述SRAM10中晶体管PR的阈值电压上升同等的效果。由此，能减小晶体管PL、PR的电流的偏差，能够进一步降低SRAM310的最低工作电压Vmin。

根据以上说明的第3实施例的电压特性调整工序，通过使电压Vdd低于通常工作时的电压，能够使构成存储单元312的晶体管PL、PR、NL、NR中电流较大的晶体管导通。并且，之后在向字线WL、位线BL1、BL2施加比通常工作时的电压高的电压V，使存取晶体管ANL、ANR导通的状态下，向位线BL1、BL2施加值V3、0V的电压，由此能够在与导通的晶体管的源极连接的磁隧道结元件中流动电流，使磁隧道结元件为反平行状态，从而使电阻值上升，能够降低导通的晶体管的电流驱动力。由此，能够通过减小构成存储单元312的晶体管PL、PR、NL、NR的电流驱动力的偏差来谋求提高SRAM310的电压特性。

第3实施例的电压特性调整工序中，在执行步骤S300的处理之后按步骤S310、S320的顺序执行处理，但既可以按步骤S320、S310的顺序执行处理，也可以仅执行步骤S310、S320中的任意一方。

接着，说明作为本发明第4实施例的锁存电路的电压调整方法。通过本发明第3实施例的电压调整方法来调整电压的SRAM410如图25所示例那样，在存取晶体管ANL、ANR的位线BL1、BL2侧的扩散层分别具有磁隧道结元件420、422，除此之外，结构与图1～图4所示的SRAM10相同，因此对同一结构标记同一标号，省略其说明。另外，磁隧道结元件420、422是与图25中的磁隧道结元件320、322、324、326相同的结构，所以对同一结构标记同一标号，省略其说明。而且，第3实施例的电压特性调整工序中，对于与图5所示例的第1实施例的电压特性调整工序相同的电压，省略其说明。

磁隧道结元件420、422的固定层330与源极连接，反转层332与位线BL1、BL2连接。

接着，对调整这样构成的SRAM410的电压特性的方法进行说明。图26是表示调整SRAM410的电压特性的电压特性调整工序的一例的工序图。

在第4实施例的电压特性调整工序中，最初向SRAM410的所有存储单元的电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30、字线WL、位线BL1、BL2施加电压，以使电压Vdd为值V2，接地电压Vss和衬底电压Vsub为0V，阱电压Vnwell和字线电压Vwl为值V2，位线电压VBL1、VBL2为值V2(步骤S400)。执行了步骤S400的工序之后的存储单元312的各晶体管的状态反映了流过晶体管PL、PR、NL、NR、存取晶体管ANL、ANR的电流的偏差。在此，为了说明，设为晶体管NR、存取晶体管ANL的电流比晶体管NL、存取晶体管ANR的电流大，当执行步骤S400的工序时，晶体管NR导通，存储单元12的节点VL变为H电平，节点VR变为L电平。

然后，向RAM410的所有存储单元的电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30、字线WL、位线BL1、BL2施加电压，以使电压Vdd为值V3，接地电压Vss和衬底电压Vsub为0V，阱电压Vnwell为值V3，字线电压Vwl为值V3，位线电压VBL1、VBL2为0V(步骤S410)，结束电压特性调整工序。当前，由于节点VL变为H电平，所以磁隧道结元件420中从固定层330向反转层320的方向流动电流，磁隧道结元件420成为反平行状态，磁隧道结元件320的电阻值上升。即，存取晶体管ANL的电流驱动力变低，获得与在上述SRAM10中存取晶体管ANL的阈值电压上升同等的效果。由此，能够减小各晶体管间的电流的偏差，能够进一步降低SRAM310的最低工作电压Vmin。

根据以上说明的第4实施例的电压特性调整工序，通过使电压Vdd低于通常工作时的电压，能够使构成存储单元412的晶体管PL、PR、NL、NR、存取晶体管ANR、ANL中电流较大的晶体管导通。并且，之后在向电源电压施加点Vdd、字线WL施加比通常工作时的电压高的电压V而使存取晶体管ANL、ANR导通的状态下，向位线BL1、BL2施加0V的电压，由此，能够使与节点VL、VR中H电平的节点相连接的存取晶体管的磁隧道结元件成为反平行状态，使电阻值上升，减小流动的电流。由此，能够减小构成存储单元412的各晶体管间的电流的偏差来谋求提高SRAM410的电压特性。

接着，对作为本发明的一实施例的搭载于逻辑电路510的多个绝缘栅型晶体管512的阈值电压调整方法进行说明。实施例的绝缘栅型晶体管512在逻辑电路等中搭载有多个，形成与图3所示例的n沟道MOS晶体管相同的结构。因此，在此对于绝缘栅型晶体管的结构，标记与图3的n沟道MOS晶体管相同的标号，省略详细的说明。绝缘栅型晶体管512设为在通常工作时，栅极电压Vg施加值V6(例如1.0V)，漏极电压Vd施加值V1，源极电压Vs施加0V，衬底电压Vsub施加0V。

接着，说明绝缘栅型晶体管512的阈值电压调整方法。在实施例的阈值电压调整方法中，如图27所示，针对多个绝缘栅型晶体管，向栅极24、源极26、漏极28、半导体衬底20一并地施加电压，以使栅极电压Vg为值V6，漏极电压Vd为值V7(例如2.5V)，源极电压Vs为0V，衬底电压Vsub为值V8(例如-5V)。在此，值V7作为如下这样的电压而被设定为预先通过实验、分析等确定的电压，即该电压为：通过注入漏极雪崩热载流子(DAHC)，从源极26流出的电子被漏极28的高电场加速，在具有高能量的状态下与半导体衬底20的硅原子发生碰撞时，由于碰撞电离而产生电子-空穴对，可将该电子-空穴对中具有高能量的热载流子注入到绝缘层22，该电压例如设定为漏极28与源极26之间的电压差成为栅极24与源极26之间的电压差的2倍左右的电压。图28是用于说明应用了实施例的阈值电压调整方法的多个绝缘栅型晶体管212的阈值电压的偏差的情况的说明图。图中，虚线表示应用实施例的阈值电压调整方法之前的阈值电压的偏差，实线表示应用实施例的阈值电压调整方法之后的阈值电压的偏差。图中，横轴是阈值电压Vthn，纵轴与图9同样地表示假设阈值电压与晶体管NR的数量的关系为正态分布曲线的情况下的距阈值电压的与平均值Vthnav的方差σ。如图所示，应用实施例的阈值电压调整方法之后，阈值电压整体变高，但直线的倾斜度变陡，偏差变小。这样，只要调整栅极电压Vg、漏极电压Vd、源极电压Vs、衬底电压Vsub，就能够减小绝缘栅型晶体管212的阈值电压的偏差，能够用更简单的方法一并地减小多个绝缘栅型晶体管212的阈值电压的偏差。

根据以上说明的阈值电压调整方法，调整向漏极28施加的电压，以使绝缘栅型晶体管512的漏极28与源极26之间的电压差大于绝缘栅型晶体管512的栅极24与源极26之间的电压差，且成为比绝缘栅型晶体管512的通常时高的电压差以上，因此，一并地调整多个绝缘栅型晶体管512的阈值电压。由此，能够一并地调整多个绝缘栅型晶体管512的阈值电压。

在实施例的阈值电压调整方法中，使衬底电压Vsub成为值V8，但也可以使衬底电压Vsub成为绝缘栅型晶体管512通常工作时的电压(0V)。

在实施例的阈值电压调整方法中，调整向漏极28施加的电压，以使绝缘栅型晶体管512的漏极28与源极26之间的电压差大于栅极24与源极26之间的电压差，且成为使绝缘栅型晶体管512的阈值电压上升的电压差以上，但只要使漏极29与源极26之间的电压差大于栅极24与源极26之间的电压差即可，因此，既可以使栅极电压Vg小于晶体管通常工作时向栅极施加的电压，也可以调整栅极电压Vg和漏极电压Vd这样两者。

在实施例中，将本发明的阈值电压调整方法应用于具有多个图3所示例的n沟道MOS晶体管的逻辑电路，但只要是由在栅极与衬底之间具有绝缘层的绝缘栅型的晶体管构成的逻辑电路，则可以应用于任何结构，还可以应用于具有多个图4所示例的p沟道MOS晶体管的逻辑电路。在该情况下，只要调整向漏极38和栅极34中的一方施加的电压，以使漏极38与源极36之间的电压差大于栅极34与源极36之间的电压差，且成为使P沟道MOS晶体管(绝缘栅型晶体管)的阈值电压上升的电压差以上即可，例如只要使栅极电压Vg为0V，使源极电压Vs为值V1，使漏极电压Vd为值V9(例如-2.5V)，使阱电压Vnwell为值V10(例如5V)即可。另外，不限于这样的逻辑电路，也可以应用于逻辑电路以外的电路，例如DRAM(DynamicRandom Access Memory)等存储器电路。

图29是表示对图1、图2所示例的SRAM10的存储单元12的电压特性进行调整的作为本发明的一实施例的电压特性调整器600的结构的概略的说明图，图30是表示电压特性调整器600的Vdd施加电路610的结构的概略的电路图，图31是表示电压特性调整器600的Vnwell施加电路620的结构的概略的电路图，图32是表示电压特性调整器600的Vsub施加电路630的结构的概略的电路图。电压特性调整器600如图29所示，包括：Vdd施加电路610，其输出端子612连接于存储单元12的电源电压施加点Vdd，向电源电压施加点Vdd施加电压Vdd；Vnwell施加电路620，其输出端子622连接于存储单元12的阱30，向阱30施加阱电压Vnwell；以及Vsub施加电路630，其输出端子632连接于半导体衬底20，向半导体衬底20施加衬底电压Vsub。

如图30所示，Vdd施加电路610具有开关618，其将输出端子612的连接目标切换为提供SRAM10通常工作时向电源电压施加点Vdd施加的值V1(例如1.2V等)的电压或低于值V1的值V2(例如0.3V等)的电压的电压端子614或者提供高于值V1的值V3(例如3.5V)的电压端子616。由于用开关618切换电压端子616和输出端子612的连接，所以电压端子616与SRAM10的存储单元12的电源电压施加点Vdd相连接，而不与除SRAM10的存储单元12以外的其他电路、例如行解码器14、列解码器16相连接。由此，能够仅调整存储单元10的电压特性，而不调整除存储单元10以外的其他电路的电压特性。

如图31所示，Vnwell施加电路620具有开关628，其将输出端子622的连接目标切换为提供SRAM10通常工作时向电源电压施加点Vdd施加的值V1(例如1.2V等)的电压或低于值V1的值V2(例如0.3V等)的电压的电压端子624或者提供高于值V1的值V3(例如3.5V)或高于值V3的值V5(例如9.5V等)的电压的电压端子626。由于用开关628切换电压端子626和输出端子622的连接，所以电压端子626与SRAM10的存储单元12的阱30相连接，而不与除SRAM10的存储单元12以外的其他电路的阱相连接。由此，能够仅调整存储单元10的电压特性，而不调整除存储单元10之外的其他电路的电压特性。

如图32所示，Vsub施加电路630具有开关638，其将输出端子632的连接目标切换为提供0V的电压的电压端子634或者提供作为负电压的值V4(例如-6V等)的电压的电压端子636。由于用开关638切换电压端子636和输出端子632的连接，所以电压端子636与SRAM10的存储单元12的半导体衬底20相连接，在SRAM10的存储单元12的半导体衬底20与除SRAM10的存储单元12以外的其他电路的半导体衬底相绝缘的情况下(例如双阱构造的情况)，电压端子636不与除SRAM10的存储单元12以外的其他电路的半导体衬底相连接。由此，能够仅调整存储单元10的电压特性，而不调整除存储单元10以外的其他电路的电压特性。

在这样构成的电压特性调整器600中，由于具备Vdd施加电路610、Vnwell施加电路620、Vsub施加电路630，所以通过未图示的开关控制电路来切换Vdd施加电路610、Vnwell施加电路620、Vsub施加电路640的开关618、628、638，调整输出端子612、622、632的电压以执行图5所示例的电压特性调整工序，由此，能够用更简单的方法谋求提高存储单元12的电压特性。也就是说，在向字线WL施加0V的电压而使存取晶体管ANL、ANR截止的状态下，使电压Vdd低于通常工作时的电压，由此，能够使构成存储单元12的晶体管PL、PR、NL、NR中阈值电压小的晶体管导通。并且，之后向电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30施加电压，以使向导通的晶体管的栅极24与半导体衬底20之间、栅极30与阱30之间施加使导通的晶体管的阈值电压上升的较高的电压，由此能够使导通的晶体管的阈值电压上升，能够减小构成存储单元12的晶体管PL、PR、NL、NR的阈值电压的偏差来谋求提高进行数据保持动作时的存储单元12的电压特性。此时，只要仅调整向电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30施加的电压，就能够减小这样的晶体管的阈值电压的偏差，因此能够用更简单的方法来谋求提高存储单元12的电压特性。另外，此时，向SRAM10的存储单元12的电源电压施加点Vdd、阱30、半导体衬底20提供与通常不同的电压，而不向其他电路提供这样的电压，因此能够仅调整存储单元12的电压特性。

在以上说明的实施例的电压特性调整器600中，在向存储单元12的字线WL施加0V的电压而使存取晶体管ANL、ANR截止的状态下，使电压Vdd低于通常工作时的电压，由此使构成存储单元12的晶体管PL、PR、NL、NR中阈值电压小的晶体管导通，并且，之后向电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30施加电压，以使向导通的晶体管的栅极24与半导体衬底20之间、栅极30与阱30之间施加使导通的晶体管的阈值电压上升的较高电压，因此能够使导通的晶体管的阈值电压上升，能够减小构成存储单元12的晶体管PL、PR、NL、NR的阈值电压的偏差来谋求提高进行数据保持动作时的存储单元12的电压特性。此时，只要调整向电源电压施加点Vdd、接地电压施加点Vss、半导体衬底20、阱30施加的电压，就能够减小这样的晶体管的阈值电压的偏差，因此能够用更简单的方法谋求存储单元12的电压特性的提高。另外，此时，向SRAM10的存储单元12的电源电压施加点Vdd、阱30、半导体衬底20提供与通常不同的电压，不向其他电路提供这样的电压，因此能够仅调整存储单元10的电压特性。

在实施例的电压特性调整器600中，Vdd施加电路610的输出端子612通过开关618与电压端子614、616相连接，但也可以如图33的变形例的Vdd施加电路710所示例那样，输出端子612与可产生值V1、V2、V3的电压的可变电压产生电路712相连接。

在实施例的电压特性调整器600中，Vnwell施加电路620的输出端子622通过开关628与电压端子624、626相连接，但也可以如图34的变形例的Vdd施加电路720所示例那样，输出端子622与可产生值V1、V2、V3、V5的电压的可变电压产生电路722相连接。

在实施例的电压特性调整器600中，Vsub施加电路630的输出端子632通过开关638与电压端子634、636相连接，但也可以如图35的变形例的Vdd施加电路730所示例那样，输出端子632与可产生0V或值V4的电压的可变电压产生电路732相连接。

在实施例的电压特性调整器600中，切换Vdd施加电路610、Vnwell施加电路620、Vsub施加电路640的开关618、628、638，调整输出端子612、622、632的电压以执行图5所示例的电压特性调整工序，但也可以切换开关618、628、638，调整输出端子612、622、632的电压以执行取代图5的图13所示例的电压特性调整工序。

以上，使用实施例来说明了用于实施本发明的实施方式，但本发明完全不限于这样的实施例，不言而喻，在不超出本发明的主旨的范围内能用各种方式实施。

产业上的可利用性

本发明能用于锁存电路、半导体器件、绝缘栅型晶体管、电压特性调整器的制造产业等。

Claims (15)

1.一种锁存电路的电压特性调整方法，用于对包括形成于半导体衬底的多个栅型晶体管的锁存电路的电压特性进行调整，其特征在于，

向使所述锁存电路通常工作时施加电压的电压施加点施加能引发误动作的电压，然后，向所述电压施加点施加能减小以非易失方式构成所述锁存电路的栅型晶体管的电流驱动力的电压。

2.根据权利要求1所述的锁存电路的电压特性调整方法，其特征在于，

向使所述锁存电路通常工作时施加电源电压的所述锁存电路的电源电压施加点施加比使所述锁存电路通常工作时的电源电压低的预定的低电压，并且向所述半导体衬底施加作为使所述锁存电路通常工作时施加的电压的通常工作时衬底电压，然后，调整向所述电源电压施加点施加的电压和向所述半导体衬底施加的电压中的至少一方，使得所述电源电压施加点与所述半导体衬底之间的电压差成为比使所述锁存电路通常工作时的所述电源电压施加点与所述半导体衬底之间的电压差大的预定的电压差以上。

3.根据权利要求1或2所述的锁存电路的电压特性调整方法，其特征在于，

所述锁存电路包括形成于导电型为p型的半导体衬底的导电型为n型的多个栅型晶体管和在形成于所述半导体衬底的导电型为n型的阱区域所形成的导电型为p型的多个栅型晶体管，

在向所述电源电压施加点施加了比使所述锁存电路通常工作时的电源电压低的预定的低电压的状态下，向所述半导体衬底施加所述通常工作时衬底电压，并且向所述阱区域施加作为使所述锁存电路通常工作时施加的电压的通常阱电压，然后，向所述电源电压施加点施加比使所述锁存电路通常工作时的电源电压高的预定的高电压，向所述阱区域施加所述预定的高电压，并向所述半导体衬底施加比所述通常工作时衬底电压低的电压，使得所述电源电压施加点与所述半导体衬底之间的电压差成为n型晶体管用电压差以上，所述n型晶体管用电压差是作为比使所述锁存电路通常工作时的所述电源电压施加点与所述半导体衬底之间的电压差大的电压差而被预先确定的电压差。

4.根据权利要求1或2所述的锁存电路的电压特性调整方法，其特征在于，

所述锁存电路包括形成于导电型为p型的半导体衬底的导电型为n型的多个栅型晶体管和在形成于所述半导体衬底的导电型为n型的阱区域所形成的导电型为p型的多个栅型晶体管，

在向所述电源电压施加点施加了比使所述锁存电路通常工作时的电源电压低的预定的低电压的状态下，向所述半导体衬底施加所述通常工作时衬底电压，并且向所述阱区域施加作为使所述锁存电路通常工作时施加的电压的通常阱电压，然后，向所述电源电压施加点施加比使所述锁存电路通常工作时的电源电压高的预定的高电压，向所述半导体衬底施加所述通常工作时衬底电压，并向所述阱区域施加比所述通常工作时阱电压高的电压，使得所述电源电压施加点与所述阱区域之间的电压差成为p型晶体管用电压差以上，所述p型晶体管用电压差是作为比使所述锁存电路通常工作时的所述电源电压施加点与所述阱区域之间的电压差大的电压差而被预先确定的电压差。

5.一种锁存电路的电压特性调整方法，用于对包括形成于半导体衬底的多个栅型晶体管的多个锁存电路的电压特性进行调整，其特征在于，

针对所述多个锁存电路，一并地向使所述锁存电路通常工作时施加电压的电压施加点施加能引发误动作的电压，然后，针对所述多个锁存电路，一并地向所述电压施加点施加能减小以非易失方式构成所述锁存电路的栅极晶体管的电流驱动力的电压。

6.根据权利要求5所述的锁存电路的电压特性调整方法，其特征在于，

针对所述多个锁存电路，一并地向使所述锁存电路通常工作时施加电源电压的所述锁存电路的电源电压施加点施加比使所述锁存电路通常工作时的电源电压低的预定的低电压，并且针对所述多个锁存电路，一并地向所述半导体衬底施加作为使所述锁存电路通常工作时施加的电压的通常工作时衬底电压，然后，针对所述多个锁存电路，一并地调整向所述电源电压施加点施加的电压和向所述半导体衬底施加的电压中的至少一方，使得所述电源电压施加点与所述半导体衬底之间的电压差成为比使所述锁存电路通常工作时的所述电源电压施加点与所述半导体衬底之间的电压差大的预定的电压差以上。

7.一种半导体器件的电压特性调整方法，用于对在半导体衬底形成第1晶体管、第2晶体管、第3晶体管、第4晶体管、第1存取晶体管以及第2存取晶体管而成的半导体器件的电压特性进行调整，所述第1晶体管是导电型为p型的栅型晶体管，其源极与在通常工作时被施加电源电压的电源电压施加点相连接；所述第2晶体管是导电型为n型的栅型晶体管，其漏极与所述第1晶体管的漏极相连接，并且其栅极与所述第1晶体管的栅极相连接，其源极与在通常工作时被施加接地电压的接地电压施加点相连接；所述第3晶体管是导电型为p型的栅型晶体管，其源极与所述电源电压施加点相连接，其栅极与所述第1晶体管的漏极和所述第2晶体管的漏极的连接点相连接，其漏极与所述第1晶体管的栅极和所述第2晶体管的栅极的连接点相连接；所述第4晶体管是导电型为n型的栅型晶体管，其漏极与所述第3晶体管的漏极相连接，并且其栅极与所述第3晶体管的栅极相连接，其源极与所述接地电压施加点相连接；所述第1存取晶体管是导电型为n型的栅型晶体管，其栅极与在通常工作时被施加控制用电压的字线相连接，在导通时将所述第1晶体管的漏极和所述第2晶体管的漏极的连接点与输出数据的第1位线电连接，并且在截止时将所述第1晶体管的漏极和所述第2晶体管的漏极的连接点与所述第1位线电切断；所述第2存取晶体管是导电型为n型的栅型晶体管，其栅极与所述字线相连接，在导通时将所述第3晶体管的漏极和所述第4晶体管的漏极的连接点与不同于输出数据的所述第1位线的第2位线电连接，并且在截止时将所述第3晶体管的漏极和所述第4晶体管的漏极的连接点与所述第2位线电切断，该方法中，

向所述电源电压施加点施加比使所述半导体器件通常工作时的电源电压低的预定的低电压，并且向所述半导体衬底施加作为使所述半导体器件通常工作时施加的电压的通常工作时衬底电压，然后，调整向所述电源电压施加点施加的电压和向所述半导体衬底施加的电压中的至少一方，使得所述电源电压施加点与所述半导体衬底之间的电压差成为比使所述半导体器件通常工作时的所述电源电压施加点与所述半导体衬底之间的电压差大的预定的电压差以上。

8.根据权利要求7所述的半导体器件的电压特性调整方法，其特征在于，

所述第1晶体管和所述第3晶体管分别具有层叠构造体，该层叠构造体为在连接着源极的固定层与连接于所述电源电压施加点的反转层之间具有由具备预定的绝缘性能的绝缘材料形成的绝缘层的层叠构造体，所述固定层包含第1磁性体材料、形成为磁化方向固定，所述反转层包含第2磁性体材料、形成为磁化方向根据电流而变化，

所述第2晶体管和所述第4晶体管分别具有层叠构造体，该层叠构造体为在连接于所述漏极的固定层与连接于所述接地电压施加点的反转层之间具有由具备预定的绝缘性能的绝缘材料形成的绝缘层的层叠构造体，所述固定层包含第1磁性体材料、形成为磁化方向固定，所述反转层包含第2磁性体材料、形成为磁化方向根据电流而变化。

9.根据权利要求8所述的半导体器件的电压特性调整方法，其特征在于，

在调整了所述控制用电压以使得所述字线与所述接地电压施加点的电压差成为所述第1存取晶体管及所述第2存取晶体管截止的电压差的状态下，向所述电源电压施加点施加所述预定的低电压，并且向所述半导体衬底施加所述通常工作时衬底电压，调整向所述第1位线施加的电压、向所述第2位线施加的电压以及向所述接地电压施加点施加的电压，使得所述第1位线及所述第2位线与所述接地电压施加点的电压差成为所述半导体器件通常工作时在所述第1位线及所述第2位线与所述接地电压施加点之间所施加的通常时位电压，然后，在调整了所述控制用电压以使得所述字线与所述接地电压施加点的电压差成为比所述半导体器件通常工作时所述第1存取晶体管及所述第2存取晶体管导通的电压差高的电压差的状态下，调整向所述电源电压施加点施加的电压和向所述半导体衬底施加的电压中的至少一方，使得所述电源电压施加点与所述半导体衬底之间的电压差成为所述预定的电压差以上，并且调整向所述第1位线施加的电压、向所述第2位线施加的电压以及向所述接地电压施加点施加的电压，使得所述第1位线及所述第2位线与所述接地电压施加点的电压差大于所述通常位电压。

10.根据权利要求8所述的半导体器件的电压特性调整方法，其特征在于，

在调整了所述控制用电压以使得所述字线与所述接地电压施加点的电压差成为所述第1存取晶体管及所述第2存取晶体管截止的电压差的状态下，向所述电源电压施加点施加所述预定的低电压，并且向所述半导体衬底施加所述通常工作时衬底电压，调整向所述第1位线施加的电压、向所述第2位线施加的电压以及向所述接地电压施加点施加的电压，使得所述第1位线及所述第2位线与所述接地电压施加点的电压差成为所述半导体器件通常工作时在所述第1位线及所述第2位线与所述接地电压施加点之间所施加的通常时位电压，然后，在调整了所述控制用电压以使得所述字线与所述接地电压施加点的电压差成为比所述半导体器件通常工作时所述第1存取晶体管及所述第2存取晶体管导通的电压差高的电压差的状态下，调整向所述电源电压施加点施加的电压和向所述半导体衬底施加的电压中的至少一方，使得所述电源电压施加点与所述半导体衬底之间的电压差成为所述预定的电压差以上，并且调整向所述第1位线施加的电压、向所述第2位线施加的电压以及向所述接地电压施加点施加的电压，使得所述第1位线及所述第2位线与所述接地电压施加点的电压差成为值0。

11.根据权利要求7所述的半导体器件的电压特性调整方法，其特征在于，

所述第1存取晶体管通过层叠构造体与所述第1位线连接，所述层叠构造体为在连接着源极的固定层与连接于所述电源电压施加点的反转层之间具有由具备预定的绝缘性能的绝缘材料形成的绝缘层的层叠构造体，所述固定层包含第1磁性体材料、形成为磁化方向固定，所述反转层包含第2磁性体材料、形成为磁化方向根据电流而变化，

所述第2存取晶体管通过层叠构造体与所述第2位线连接，所述层叠构造体为在连接着源极的固定层与连接于所述电源电压施加点的反转层之间具有由具备预定的绝缘性能的绝缘材料形成的绝缘层的层叠构造体，所述固定层包含第1磁性体材料、形成为磁化方向固定，所述反转层包含第2磁性体材料、形成为磁化方向根据电流而变化。

12.根据权利要求11所述的半导体器件的电压特性调整方法，其特征在于，

在调整了所述控制用电压以使得所述字线与所述接地电压施加点的电压差成为所述第1存取晶体管及所述第2存取晶体管导通的电压差的状态下，向所述电源电压施加点施加所述预定的低电压，并且向所述半导体衬底施加所述通常工作时衬底电压，调整向所述第1位线施加的电压、向所述第2位线施加的电压以及向所述接地电压施加点施加的电压，使得所述第1位线及所述第2位线与所述接地电压施加点的电压差成为所述半导体器件通常工作时在所述第1位线及所述第2位线与所述接地电压施加点之间所施加的通常时位电压以上，然后，在调整了所述控制用电压以使得所述字线与所述接地电压施加点的电压差成为比所述半导体器件通常工作时所述第1存取晶体管及所述第2存取晶体管导通的电压差高的电压差的状态下，调整向所述电源电压施加点施加的电压和向所述半导体衬底施加的电压中的至少一方，使得所述电源电压施加点与所述半导体衬底之间的电压差成为所述预定的电压差以上，并且调整向所述第1位线施加的电压、向所述第2位线施加的电压以及向所述接地电压施加点施加的电压，使得所述第1位线及所述第2位线与所述接地电压施加点的电压差成为值0。

13.一种锁存电路的电压特性调整器，对包括形成于半导体衬底的多个栅型晶体管的锁存电路的电压特性进行调整，其特征在于，包括：

电压施加电路，其向使所述锁存电路通常工作时施加电压的电压施加点施加能引发误动作的第1电压和能减小以非易失方式构成所述锁存电路的栅型晶体管的电流驱动力的第2电压。

14.根据权利要求13所述的锁存电路的电压特性调整器，其特征在于，

所述电压施加电路包括切换开关或者可变电压产生电路，所述切换开关至少能切换对所述电压施加点供给所述第1电压和对所述电压施加点供给所述第2电压，所述可变电压产生电路至少能产生所述第1电压和所述第2电压。

15.根据权利要求13或14所述的锁存电路的电压特性调整器，其特征在于，

所述电压施加电路向使所述锁存电路通常工作时施加电源电压的所述锁存电路的电源电压施加点施加比使所述锁存电路通常工作时的电源电压低的预定的低电压，且向所述半导体衬底施加作为使所述锁存电路通常工作时施加的电压的通常工作时衬底电压，并且调整向所述电源电压施加点施加的电压和向所述半导体衬底施加的电压中的至少一方，使得所述电源电压施加点与所述半导体衬底之间的电压差成为比使所述锁存电路通常工作时的所述电源电压施加点与所述半导体衬底之间的电压差大的预定的电压差以上。

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