JP2003110022A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
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Abstract
(57)【要約】
【課題】 スリープ時に使用される電源電圧が低下して
も、スリープ時に内部回路がデータを保持しながらリー
ク電流を低減する。 【解決手段】 スリープ時、スイッチＱＡ１がオンして
供給する電圧の代わりに、電源線ＶＡ２の電圧を降下さ
せた電圧を電源線ＶＡ１に与える電圧降下回路２と、電
圧が接地電圧に固定される電源線ＧＮＤと、アクティブ
時には接地電圧を出力するがスリープ時に接地電圧より
小さい電圧を発生して出力するチャージポンプ回路１０
を備える。内部回路１（ラッチ回路）のｐＭＯＳトラン
ジスタＱ３、Ｑ４のソース電極は電源線ＶＡ１に接続さ
れ、基板電極は電源線ＶＡ２に接続される。内部回路１
のｎＭＯＳトランジスタＱ５、Ｑ６のソース電極は電源
線ＧＮＤに接続され、基板電極にはチャージポンプ回路
の出力する電圧が与えられる。
も、スリープ時に内部回路がデータを保持しながらリー
ク電流を低減する。 【解決手段】 スリープ時、スイッチＱＡ１がオンして
供給する電圧の代わりに、電源線ＶＡ２の電圧を降下さ
せた電圧を電源線ＶＡ１に与える電圧降下回路２と、電
圧が接地電圧に固定される電源線ＧＮＤと、アクティブ
時には接地電圧を出力するがスリープ時に接地電圧より
小さい電圧を発生して出力するチャージポンプ回路１０
を備える。内部回路１（ラッチ回路）のｐＭＯＳトラン
ジスタＱ３、Ｑ４のソース電極は電源線ＶＡ１に接続さ
れ、基板電極は電源線ＶＡ２に接続される。内部回路１
のｎＭＯＳトランジスタＱ５、Ｑ６のソース電極は電源
線ＧＮＤに接続され、基板電極にはチャージポンプ回路
の出力する電圧が与えられる。
Description
【０００１】
【発明の属する技術分野】この発明は、内部回路のアク
ティブ時及びスリープ時に応じて当該内部回路に対する
電源の供給を制御して低電力化を図った半導体集積回路
に関するものである。
ティブ時及びスリープ時に応じて当該内部回路に対する
電源の供給を制御して低電力化を図った半導体集積回路
に関するものである。
【０００２】
【従来の技術】図４に特開平１１−２１４９６２号公報
に開示された半導体集積回路を示す。この半導体集積回
路は、電源線ＶＤＤ１と疑似電源線ＶＡ１との間に接続
された電源供給用スイッチであるｐチャネル電界効果ト
ランジスタ（以下、ｐＭＯＳトランジスタ）ＱＡ１、電
源線ＶＤＤ１と基板電源線ＶＡ２との間に接続されたｐ
ＭＯＳトランジスタＱＡ２、基板電源線ＶＡ２と電源線
ＶＤＤ２との間に接続されたｐＭＯＳトランジスタＱＡ
３、電源線ＧＮＤと疑似電源線ＶＢ１との間に接続され
た電源供給用スイッチであるｎチャネル電界効果トラン
ジスタ（以下、ｎＭＯＳトランジスタ）ＱＢ１、疑似電
源線ＶＡ１と基板電源線ＶＡ２との間に接続されたダイ
オードＤ１、電源線ＧＮＤと疑似電源線ＶＢ１との間に
接続されたダイオードＤ２を備えている。動作電源を供
給する疑似電源線ＶＡ１、ＶＢ１の間に内部回路が接続
される。内部回路はトランジスタＱＡ１〜ＱＡ３、ＱＢ
１よりしきい値電圧の絶対値が小さいｐＭＯＳトランジ
スタＱ３、Ｑ４、ｎＭＯＳトランジスタＱ５、Ｑ６を有
するラッチ回路を含む。
に開示された半導体集積回路を示す。この半導体集積回
路は、電源線ＶＤＤ１と疑似電源線ＶＡ１との間に接続
された電源供給用スイッチであるｐチャネル電界効果ト
ランジスタ（以下、ｐＭＯＳトランジスタ）ＱＡ１、電
源線ＶＤＤ１と基板電源線ＶＡ２との間に接続されたｐ
ＭＯＳトランジスタＱＡ２、基板電源線ＶＡ２と電源線
ＶＤＤ２との間に接続されたｐＭＯＳトランジスタＱＡ
３、電源線ＧＮＤと疑似電源線ＶＢ１との間に接続され
た電源供給用スイッチであるｎチャネル電界効果トラン
ジスタ（以下、ｎＭＯＳトランジスタ）ＱＢ１、疑似電
源線ＶＡ１と基板電源線ＶＡ２との間に接続されたダイ
オードＤ１、電源線ＧＮＤと疑似電源線ＶＢ１との間に
接続されたダイオードＤ２を備えている。動作電源を供
給する疑似電源線ＶＡ１、ＶＢ１の間に内部回路が接続
される。内部回路はトランジスタＱＡ１〜ＱＡ３、ＱＢ
１よりしきい値電圧の絶対値が小さいｐＭＯＳトランジ
スタＱ３、Ｑ４、ｎＭＯＳトランジスタＱ５、Ｑ６を有
するラッチ回路を含む。
【０００３】電源線ＶＤＤ１には電圧値ＬＶＤＤを有す
る電圧が印加され、電源線ＶＤＤ２にはＬＶＤＤより高
い電圧値ＨＶＤＤを有した電圧が印加される。トランジ
スタＱＡ１、ＱＡ２、ＱＢ１は、内部回路がアクティブ
時のとき同時にオンし内部回路がスリープ時のとき同時
にオフするように制御信号ＣＳ１、ＣＳＢ１により制御
される。トランジスタＱＡ３は、内部回路がアクティブ
時のときオフし内部回路がスリープ時のときオンするよ
うに制御信号ＣＳ１により制御される。
る電圧が印加され、電源線ＶＤＤ２にはＬＶＤＤより高
い電圧値ＨＶＤＤを有した電圧が印加される。トランジ
スタＱＡ１、ＱＡ２、ＱＢ１は、内部回路がアクティブ
時のとき同時にオンし内部回路がスリープ時のとき同時
にオフするように制御信号ＣＳ１、ＣＳＢ１により制御
される。トランジスタＱＡ３は、内部回路がアクティブ
時のときオフし内部回路がスリープ時のときオンするよ
うに制御信号ＣＳ１により制御される。
【０００４】特に内部回路がスリープ時、ダイオードＤ
１、Ｄ２により、トランジスタＱ３〜Ｑ６の各々におい
て、しきい値の絶対値が増える方向にソースに対して基
板の電位が逆バイアスされる。内部回路がラッチ回路等
の順序回路を有している場合、アクティブ時にその順序
回路で保持されたデータをスリープ時に失うことなく保
持し且つスリープ時のリーク電流を抑える効果が得られ
る。
１、Ｄ２により、トランジスタＱ３〜Ｑ６の各々におい
て、しきい値の絶対値が増える方向にソースに対して基
板の電位が逆バイアスされる。内部回路がラッチ回路等
の順序回路を有している場合、アクティブ時にその順序
回路で保持されたデータをスリープ時に失うことなく保
持し且つスリープ時のリーク電流を抑える効果が得られ
る。
【０００５】
【発明が解決しようとする課題】図４に示された半導体
集積回路において、ダイオードＤ１、Ｄ２によって生じ
る電位差をＶ１、Ｖ２とすると、Ｖ１、Ｖ２の大きさで
スリープ時のリーク電流の低減率が変わる。Ｖ１、Ｖ２
が大きいほど基板効果も大きくなり、リーク電流の低減
率は大きい。一方、内部回路もスリープ時にデータを保
持するのに必要な電源電圧を保つ必要がある。従って、
電圧（ＨＶＤＤ−Ｖ１−Ｖ２）がスリープ時に必要な内
部回路の電源電圧より大きくなるようにＶ１、Ｖ２の値
を決めなくてはならない。ＨＶＤＤをＩ／Ｏ電源（内部
回路と外部信号ピンとの間に接続される入出力バッファ
の電源）として一般的に使用されている３．３Ｖとし、
スリープ時に必要な内部回路の電源電圧を０．９Ｖとし
た場合、Ｖ１とＶ２を等しいとすると最大で１．２Ｖと
なり、リーク電流を１．５〜２桁削減することができ
る。
集積回路において、ダイオードＤ１、Ｄ２によって生じ
る電位差をＶ１、Ｖ２とすると、Ｖ１、Ｖ２の大きさで
スリープ時のリーク電流の低減率が変わる。Ｖ１、Ｖ２
が大きいほど基板効果も大きくなり、リーク電流の低減
率は大きい。一方、内部回路もスリープ時にデータを保
持するのに必要な電源電圧を保つ必要がある。従って、
電圧（ＨＶＤＤ−Ｖ１−Ｖ２）がスリープ時に必要な内
部回路の電源電圧より大きくなるようにＶ１、Ｖ２の値
を決めなくてはならない。ＨＶＤＤをＩ／Ｏ電源（内部
回路と外部信号ピンとの間に接続される入出力バッファ
の電源）として一般的に使用されている３．３Ｖとし、
スリープ時に必要な内部回路の電源電圧を０．９Ｖとし
た場合、Ｖ１とＶ２を等しいとすると最大で１．２Ｖと
なり、リーク電流を１．５〜２桁削減することができ
る。
【０００６】しかし、低消費電力化のためにＩ／Ｏ電源
も低電圧化されてきており、２．５Ｖのものも出てき
た。スリープ時の内部回路の電源電圧を０．９Ｖとした
まま、ＨＶＤＤを２．５Ｖとした場合、Ｖ１、Ｖ２は最
大で０．８Ｖとなり、リーク電流は１桁程度の削減に留
まる。つまり、ＨＶＤＤが低電圧化されると逆バイアス
が浅くなるため、リーク電流の低減率が小さくなるとい
う問題点があった。
も低電圧化されてきており、２．５Ｖのものも出てき
た。スリープ時の内部回路の電源電圧を０．９Ｖとした
まま、ＨＶＤＤを２．５Ｖとした場合、Ｖ１、Ｖ２は最
大で０．８Ｖとなり、リーク電流は１桁程度の削減に留
まる。つまり、ＨＶＤＤが低電圧化されると逆バイアス
が浅くなるため、リーク電流の低減率が小さくなるとい
う問題点があった。
【０００７】この発明は、スリープ時に使用される電源
電圧が低下しても、スリープ時に内部回路がデータを保
持しながらリーク電流を低減することを目的とする。
電圧が低下しても、スリープ時に内部回路がデータを保
持しながらリーク電流を低減することを目的とする。
【０００８】
【課題を解決するための手段】この発明による半導体集
積回路は、そのオンにより第１の電源線に第１の電圧を
供給する第１のスイッチ、第１および第２の電源線の間
に設けられ、第１のスイッチがオフしたときには第２の
電源線の電圧を降下させて第１の電源線に供給する電圧
降下回路を備えたものに対し、さらに、その電圧が第１
の電圧より低い第２の電圧に固定される第３の電源線
と、第４の電源線と前記第１のスイッチがオフしている
とき第２の電圧よりも低い第３の電圧を発生して第４の
電源線に供給し、第１のスイッチがオンしているとき第
３の電圧より高い電圧を発生して第４の電源線に供給す
る電圧発生回路とを備えたものである。
積回路は、そのオンにより第１の電源線に第１の電圧を
供給する第１のスイッチ、第１および第２の電源線の間
に設けられ、第１のスイッチがオフしたときには第２の
電源線の電圧を降下させて第１の電源線に供給する電圧
降下回路を備えたものに対し、さらに、その電圧が第１
の電圧より低い第２の電圧に固定される第３の電源線
と、第４の電源線と前記第１のスイッチがオフしている
とき第２の電圧よりも低い第３の電圧を発生して第４の
電源線に供給し、第１のスイッチがオンしているとき第
３の電圧より高い電圧を発生して第４の電源線に供給す
る電圧発生回路とを備えたものである。
【０００９】内部回路において、ｐチャネル電界効果ト
ランジスタのソース端子が第１の電源線に、基板端子が
第２の電源線にそれぞれ接続される一方、ｎチャネル電
界効果トランジスタのソース端子が第３の電源線に、基
板端子が第４の電源線にそれぞれ接続される。第３の電
源線の電圧は固定されるので、スリープ時に第３の電源
線の電圧がアクティブ時に比べて上昇することはないの
で、スリープ時、内部回路はアクティブ時に記憶したデ
ータを維持できる程度に第１および第３の電源線間の電
圧を保てる。さらにスリープ時に内部回路のｎチャネル
電界効果トランジスタにしきい値電圧の絶対値が大きく
なる方向に基板電極がバイアスされるので、ｎチャネル
電界効果トランジスタでもスリープ時のリーク電流も低
減できる。一方、Ｐチャネル電界効果トランジスタの方
も電圧降下回路の作用によりリーク電流が低減する。
ランジスタのソース端子が第１の電源線に、基板端子が
第２の電源線にそれぞれ接続される一方、ｎチャネル電
界効果トランジスタのソース端子が第３の電源線に、基
板端子が第４の電源線にそれぞれ接続される。第３の電
源線の電圧は固定されるので、スリープ時に第３の電源
線の電圧がアクティブ時に比べて上昇することはないの
で、スリープ時、内部回路はアクティブ時に記憶したデ
ータを維持できる程度に第１および第３の電源線間の電
圧を保てる。さらにスリープ時に内部回路のｎチャネル
電界効果トランジスタにしきい値電圧の絶対値が大きく
なる方向に基板電極がバイアスされるので、ｎチャネル
電界効果トランジスタでもスリープ時のリーク電流も低
減できる。一方、Ｐチャネル電界効果トランジスタの方
も電圧降下回路の作用によりリーク電流が低減する。
【００１０】ここで電圧発生回路は、第１のスイッチが
オフしているときにある振幅で発振する発振信号を出力
し、第１のスイッチがオンしているときには発振信号が
停止する発振器と、その発振信号に従って第３の電圧を
発生するチャージポンプを備えるので、アクティブ時に
は発振器の発振が停止し、発振による消費電力が節約で
きる。
オフしているときにある振幅で発振する発振信号を出力
し、第１のスイッチがオンしているときには発振信号が
停止する発振器と、その発振信号に従って第３の電圧を
発生するチャージポンプを備えるので、アクティブ時に
は発振器の発振が停止し、発振による消費電力が節約で
きる。
【００１１】電圧発生回路は、さらに、ある所定の電圧
と前記第４の電源線の電圧とを比較し、その比較結果を
出力するレベル検知器を備える。発振器はレベル検知器
から出力される比較結果に従って発振信号を出力するよ
うにすれば、スリープ時であっても発振器の発振を停止
させながら第３の電圧を発生させることができ、発振に
よる消費電力が節約できる。
と前記第４の電源線の電圧とを比較し、その比較結果を
出力するレベル検知器を備える。発振器はレベル検知器
から出力される比較結果に従って発振信号を出力するよ
うにすれば、スリープ時であっても発振器の発振を停止
させながら第３の電圧を発生させることができ、発振に
よる消費電力が節約できる。
【００１２】電圧発生回路は、さらに、前記第３および
第４の電源線の間に接続され、前記第１のスイッチがオ
ンするとともにオンするスイッチ回路を備える。アクテ
ィブ時に第４の電源線を第２の電圧レベルへ素早く変化
させる。
第４の電源線の間に接続され、前記第１のスイッチがオ
ンするとともにオンするスイッチ回路を備える。アクテ
ィブ時に第４の電源線を第２の電圧レベルへ素早く変化
させる。
【００１３】半導体集積回路は、さらに、第１のスイッ
チがオフするとき、第１のスイッチがオンするときに第
１の電源線に供給される第１の電圧よりも高い第４の電
圧を第２の電源線に供給する電圧制御回路を備える。こ
の電圧制御回路は、例えば、第２の電源線に接続され、
第１のスイッチがオンすると共にオンする第２のスイッ
チと、第２の電源線に接続され、そのオンにより第２の
電源線に第４の電圧を供給する第３のスイッチとを備え
る。そして第１のスイッチの第１の端子が電源電圧を受
けると共に第２のスイッチと接続され、その第２の端子
が第１の電源線に接続されるようにしてもよい。又は、
別の電圧制御回路の例として、第１の電源線と第２の電
源線との間に接続され、第１のスイッチがオンすると共
にオンする第２のスイッチと、第２の電源線に接続さ
れ、そのオンにより第２の電源線に第４の電圧を供給す
る第３のスイッチとを備える。そして第１のスイッチの
第１の端子が電源電圧を受け、その第２の端子で第２の
スイッチと第１の電源線とに接続されるようにしてもよ
い。
チがオフするとき、第１のスイッチがオンするときに第
１の電源線に供給される第１の電圧よりも高い第４の電
圧を第２の電源線に供給する電圧制御回路を備える。こ
の電圧制御回路は、例えば、第２の電源線に接続され、
第１のスイッチがオンすると共にオンする第２のスイッ
チと、第２の電源線に接続され、そのオンにより第２の
電源線に第４の電圧を供給する第３のスイッチとを備え
る。そして第１のスイッチの第１の端子が電源電圧を受
けると共に第２のスイッチと接続され、その第２の端子
が第１の電源線に接続されるようにしてもよい。又は、
別の電圧制御回路の例として、第１の電源線と第２の電
源線との間に接続され、第１のスイッチがオンすると共
にオンする第２のスイッチと、第２の電源線に接続さ
れ、そのオンにより第２の電源線に第４の電圧を供給す
る第３のスイッチとを備える。そして第１のスイッチの
第１の端子が電源電圧を受け、その第２の端子で第２の
スイッチと第１の電源線とに接続されるようにしてもよ
い。
【００１４】電圧降下回路は、第１および第２の電源線
の間に接続された、１個または直列接続された複数個の
電界効果トランジスタ又はダイオードを含む。電界効果
トランジスタであれば、この１個または複数個の電界効
果トランジスタのそれぞれ基板電極に与えられる電圧を
可変とすることにより、スリープ時の第１および第２の
電源線の間の電位差を調整することができる。
の間に接続された、１個または直列接続された複数個の
電界効果トランジスタ又はダイオードを含む。電界効果
トランジスタであれば、この１個または複数個の電界効
果トランジスタのそれぞれ基板電極に与えられる電圧を
可変とすることにより、スリープ時の第１および第２の
電源線の間の電位差を調整することができる。
【００１５】
【発明の実施の形態】以下この発明の実施の形態を、図
面を参照しながら説明する。なお、図において同一のも
の又は相当のものには同一の符号を付している。
面を参照しながら説明する。なお、図において同一のも
の又は相当のものには同一の符号を付している。
【００１６】実施の形態１．図１は、この発明の実施の
形態１による半導体集積回路を示す回路図である。この
半導体集積回路は、電源線ＶＤＤ１、ＶＤＤ２、ＧＮ
Ｄ、疑似電源線ＶＡ１、基板電源線ＶＡ２、ＶＢ２、電
圧降下回路２、各々は電源線に対する電源電圧の供給を
制御するための電源供給用スイッチであるｐＭＯＳトラ
ンジスタＱＡ１、ＱＡ２、ＱＡ３、および、チャージポ
ンプ回路１０を含む。
形態１による半導体集積回路を示す回路図である。この
半導体集積回路は、電源線ＶＤＤ１、ＶＤＤ２、ＧＮ
Ｄ、疑似電源線ＶＡ１、基板電源線ＶＡ２、ＶＢ２、電
圧降下回路２、各々は電源線に対する電源電圧の供給を
制御するための電源供給用スイッチであるｐＭＯＳトラ
ンジスタＱＡ１、ＱＡ２、ＱＡ３、および、チャージポ
ンプ回路１０を含む。
【００１７】ｐＭＯＳトランジスタＱＡ１において、一
方のソースドレイン電極が電源線ＶＤＤ１に接続され、
他方のソースドレイン電極が疑似電源線ＶＡ１に接続さ
れ、基板電極が基板電源線ＶＡ２に接続され、ゲート電
極には制御信号ＣＳＢ１が供給される。
方のソースドレイン電極が電源線ＶＤＤ１に接続され、
他方のソースドレイン電極が疑似電源線ＶＡ１に接続さ
れ、基板電極が基板電源線ＶＡ２に接続され、ゲート電
極には制御信号ＣＳＢ１が供給される。
【００１８】ｐＭＯＳトランジスタＱＡ２において、一
方のソースドレイン電極が電源線ＶＤＤ１に接続され、
他方のソースドレイン電極が基板電源線ＶＡ２に接続さ
れ、基板電極が基板電源線ＶＡ２に接続され、ゲート電
極には制御信号ＣＳＢ１が供給される。
方のソースドレイン電極が電源線ＶＤＤ１に接続され、
他方のソースドレイン電極が基板電源線ＶＡ２に接続さ
れ、基板電極が基板電源線ＶＡ２に接続され、ゲート電
極には制御信号ＣＳＢ１が供給される。
【００１９】ｐＭＯＳトランジスタＱＡ３において、ソ
ース電極が電源線ＶＤＤ２に接続され、ドレイン電極が
基板電源線ＶＡ２に接続され、基板電極が電源線ＶＤＤ
２に接続され、ゲート電極には制御信号ＣＳ１が供給さ
れる。
ース電極が電源線ＶＤＤ２に接続され、ドレイン電極が
基板電源線ＶＡ２に接続され、基板電極が電源線ＶＤＤ
２に接続され、ゲート電極には制御信号ＣＳ１が供給さ
れる。
【００２０】電圧降下回路２は、疑似電源線ＶＡ１及び
基板電源線ＶＡ２に接続され、スリープ時に基板電源線
ＶＡ２の有する電位より小さい電位を疑似電源線ＶＡ１
に供給する。電圧降下回路２は、アノードが基板電源線
ＶＡ２に接続され、カソードが疑似電源線ＶＡ１に接続
されたダイオードＤ１を含む。
基板電源線ＶＡ２に接続され、スリープ時に基板電源線
ＶＡ２の有する電位より小さい電位を疑似電源線ＶＡ１
に供給する。電圧降下回路２は、アノードが基板電源線
ＶＡ２に接続され、カソードが疑似電源線ＶＡ１に接続
されたダイオードＤ１を含む。
【００２１】チャージポンプ回路１０には、電源線ＶＤ
Ｄ３、ＧＮＤ上のそれぞれ電圧が供給され、制御信号Ｃ
ＳＢ１を受けて基板電源線ＶＢ２を駆動する。
Ｄ３、ＧＮＤ上のそれぞれ電圧が供給され、制御信号Ｃ
ＳＢ１を受けて基板電源線ＶＢ２を駆動する。
【００２２】内部回路１は、疑似電源線ＶＡ１、電源線
ＧＮＤの電圧を電源として動作するＣＭＯＳ構造をした
論理回路である。内部回路１の各ｐＭＯＳトランジスタ
において、基板電極が基板電源線ＶＡ２に接続され、ソ
ース電極が疑似電源線ＶＡ１に直接的にあるいは他のｐ
ＭＯＳトランジスタを介して接続される。同様に、内部
回路１の各ｎＭＯＳトランジスタにおいて、基板電極が
基板電源線ＶＢ２に接続され、ソース電極が電源線ＧＮ
Ｄに直接的にあるいは他のｎＭＯＳトランジスタを介し
て接続される。図1においては、内部回路１の例とし
て、２つのｐＭＯＳトランジスタＱ３、Ｑ４、２つのｎ
ＭＯＳトランジスタＱ５、Ｑ６を有するラッチ回路が示
されている。
ＧＮＤの電圧を電源として動作するＣＭＯＳ構造をした
論理回路である。内部回路１の各ｐＭＯＳトランジスタ
において、基板電極が基板電源線ＶＡ２に接続され、ソ
ース電極が疑似電源線ＶＡ１に直接的にあるいは他のｐ
ＭＯＳトランジスタを介して接続される。同様に、内部
回路１の各ｎＭＯＳトランジスタにおいて、基板電極が
基板電源線ＶＢ２に接続され、ソース電極が電源線ＧＮ
Ｄに直接的にあるいは他のｎＭＯＳトランジスタを介し
て接続される。図1においては、内部回路１の例とし
て、２つのｐＭＯＳトランジスタＱ３、Ｑ４、２つのｎ
ＭＯＳトランジスタＱ５、Ｑ６を有するラッチ回路が示
されている。
【００２３】ｐＭＯＳトランジスタＱ３は、ソース端子
が擬似電源線ＶＡ１に接続され、ドレイン端子が記憶ノ
ードｎ１に接続され、ゲート電極が記憶ノードｎ２に接
続され、基板電極が基板電源線ＶＡ２に接続される。ｐ
ＭＯＳトランジスタＱ４は、ソース端子が擬似電源線Ｖ
Ａ１に接続され、ドレイン端子が記憶ノードｎ２に接続
され、ゲート電極が記憶ノードｎ１に接続され、基板電
極が基板電源線ＶＡ２に接続される。
が擬似電源線ＶＡ１に接続され、ドレイン端子が記憶ノ
ードｎ１に接続され、ゲート電極が記憶ノードｎ２に接
続され、基板電極が基板電源線ＶＡ２に接続される。ｐ
ＭＯＳトランジスタＱ４は、ソース端子が擬似電源線Ｖ
Ａ１に接続され、ドレイン端子が記憶ノードｎ２に接続
され、ゲート電極が記憶ノードｎ１に接続され、基板電
極が基板電源線ＶＡ２に接続される。
【００２４】ｎＭＯＳトランジスタＱ５は、ソース端子
が電源線ＧＮＤに接続され、ドレイン端子が記憶ノード
ｎ１に接続され、ゲート電極が記憶ノードｎ２に接続さ
れ、基板電極が基板電源線ＶＢ２に接続される。ｎＭＯ
ＳトランジスタＱ６は、ソース端子が電源線ＧＮＤに接
続され、ドレイン端子が記憶ノードｎ２に接続され、ゲ
ート電極が記憶ノードｎ１に接続され、基板電極が基板
電源線ＶＢ２に接続される。
が電源線ＧＮＤに接続され、ドレイン端子が記憶ノード
ｎ１に接続され、ゲート電極が記憶ノードｎ２に接続さ
れ、基板電極が基板電源線ＶＢ２に接続される。ｎＭＯ
ＳトランジスタＱ６は、ソース端子が電源線ＧＮＤに接
続され、ドレイン端子が記憶ノードｎ２に接続され、ゲ
ート電極が記憶ノードｎ１に接続され、基板電極が基板
電源線ＶＢ２に接続される。
【００２５】内部回路１は、図示したラッチ回路以外の
データを記憶する順序回路、及び、ＮＡＮＤゲート、Ｎ
ＯＲゲート、インバータなどの組み合わせ回路を含んで
いる。また内部回路１は、図示したラッチ回路を一つの
メモリセルとして含むスタティック・ランダムアクセス
メモリ（ＳＲＡＭ）のような記憶回路でもよい。
データを記憶する順序回路、及び、ＮＡＮＤゲート、Ｎ
ＯＲゲート、インバータなどの組み合わせ回路を含んで
いる。また内部回路１は、図示したラッチ回路を一つの
メモリセルとして含むスタティック・ランダムアクセス
メモリ（ＳＲＡＭ）のような記憶回路でもよい。
【００２６】トランジスタＱ３〜Ｑ６の各々のしきい値
電圧の絶対値は、トランジスタＱＡ１〜ＱＡ３のものよ
り小さくなるように半導体基板上に形成されている。
電圧の絶対値は、トランジスタＱＡ１〜ＱＡ３のものよ
り小さくなるように半導体基板上に形成されている。
【００２７】制御信号ＣＳ１、ＣＳＢ１は、半導体集積
回路内の図示しない制御回路により生成され、内部回路
１がアクティブ状態であるかスリープ状態であるかを示
す相補信号である。アクティブ状態のとき制御信号ＣＳ
１、ＣＳＢ１はそれぞれＨレベル、Ｌレベルを示し、ス
リープ状態のとき制御信号ＣＳ１、ＣＳＢ１はそれぞれ
Ｌレベル、Ｈレベルを示す。よって、アクティブ状態で
は、ｐＭＯＳトランジスタＱＡ１、ＱＡ２がともにオン
していると同時にｐＭＯＳトランジスタＱＡ３はオフし
ている。また、チャージポンプ回路１０は動作を停止し
て、基板電源線ＶＢ２を電源線ＧＮＤに接続する。
回路内の図示しない制御回路により生成され、内部回路
１がアクティブ状態であるかスリープ状態であるかを示
す相補信号である。アクティブ状態のとき制御信号ＣＳ
１、ＣＳＢ１はそれぞれＨレベル、Ｌレベルを示し、ス
リープ状態のとき制御信号ＣＳ１、ＣＳＢ１はそれぞれ
Ｌレベル、Ｈレベルを示す。よって、アクティブ状態で
は、ｐＭＯＳトランジスタＱＡ１、ＱＡ２がともにオン
していると同時にｐＭＯＳトランジスタＱＡ３はオフし
ている。また、チャージポンプ回路１０は動作を停止し
て、基板電源線ＶＢ２を電源線ＧＮＤに接続する。
【００２８】一方、スリープ状態では、各トランジスタ
ＱＡ１〜ＱＡ３はアクティブ状態のときと逆の導通状態
になるとともに、チャージポンプ回路１０が動作して、
電源線ＧＮＤの有する電位より低い電位を基板電源線Ｖ
Ｂ２に供給する。
ＱＡ１〜ＱＡ３はアクティブ状態のときと逆の導通状態
になるとともに、チャージポンプ回路１０が動作して、
電源線ＧＮＤの有する電位より低い電位を基板電源線Ｖ
Ｂ２に供給する。
【００２９】電源線ＶＤＤ１には電源ピン７から電圧値
ＬＶＤＤを有する電圧が印加され、電源線ＶＤＤ２には
半導体チップの外部入力ピンである電源ピン８からＬＶ
ＤＤより高い電圧値ＨＶＤＤを有した電圧が印加され
る。また、電源線ＶＤＤ３には外部入力ピンである電源
ピン９を介して電圧値ＰＶＤＤを有する電圧が印加され
る。ここでは電圧ＬＶＤＤ、ＨＶＤＤとしてそれぞれ
１．０Ｖ、２．５Ｖを採用し、電圧ＰＶＤＤはＨＶＤＤ
と同じ値とする。一方、電源線ＧＮＤには接地電位、す
なわち０Ｖが外部入力ピンである接地ピン６を介して供
給される。電源線ＶＤＤ１、ＶＤＤ２、ＧＮＤ、ＶＤＤ
３は電圧ＬＶＤＤ、ＨＶＤＤ、ＧＮＤ、ＰＶＤＤに固定
されている。
ＬＶＤＤを有する電圧が印加され、電源線ＶＤＤ２には
半導体チップの外部入力ピンである電源ピン８からＬＶ
ＤＤより高い電圧値ＨＶＤＤを有した電圧が印加され
る。また、電源線ＶＤＤ３には外部入力ピンである電源
ピン９を介して電圧値ＰＶＤＤを有する電圧が印加され
る。ここでは電圧ＬＶＤＤ、ＨＶＤＤとしてそれぞれ
１．０Ｖ、２．５Ｖを採用し、電圧ＰＶＤＤはＨＶＤＤ
と同じ値とする。一方、電源線ＧＮＤには接地電位、す
なわち０Ｖが外部入力ピンである接地ピン６を介して供
給される。電源線ＶＤＤ１、ＶＤＤ２、ＧＮＤ、ＶＤＤ
３は電圧ＬＶＤＤ、ＨＶＤＤ、ＧＮＤ、ＰＶＤＤに固定
されている。
【００３０】図５にチャージポンプ回路１０の構成例を
示す。チャージポンプ回路１０は、リングオシレータＯ
ＳＣ、チャージポンプＣＰ、スイッチＳＷ、及びレベル
検出器ＤＴＣを含む。リングオシレータＯＳＣは、制御
信号ＣＳＢ１およびレベル検出器ＤＴＣから出力される
検出信号ＣＰＯＮに従って、ＰＶＤＤのレベル及びＧＮ
Ｄ０Ｖのレベルを振幅として発振する信号ＣＰＣＬＫを
出力する。具体的には同時に制御信号ＣＳＢ１がＨレベ
ル、検出信号ＣＰＯＮがＨレベルをそれぞれ示したとき
にのみ発振し、それ以外のときは発振を停止する。
示す。チャージポンプ回路１０は、リングオシレータＯ
ＳＣ、チャージポンプＣＰ、スイッチＳＷ、及びレベル
検出器ＤＴＣを含む。リングオシレータＯＳＣは、制御
信号ＣＳＢ１およびレベル検出器ＤＴＣから出力される
検出信号ＣＰＯＮに従って、ＰＶＤＤのレベル及びＧＮ
Ｄ０Ｖのレベルを振幅として発振する信号ＣＰＣＬＫを
出力する。具体的には同時に制御信号ＣＳＢ１がＨレベ
ル、検出信号ＣＰＯＮがＨレベルをそれぞれ示したとき
にのみ発振し、それ以外のときは発振を停止する。
【００３１】このようなリングオシレータＯＳＣは、例
えば、制御信号ＣＳＢ１および検出信号ＣＰＯＮを入力
するＡＮＤゲート５１、偶数個のインバータが直列に接
続されたインバータ群５２、ＡＮＤゲート５１の出力
と、インバータ群５２の最終段の出力とを入力しその出
力を複数欄のインバータ５２の初段に入力するＮＡＮＤ
ゲート５３と、インバータ群５２の最終段の出力を受け
るドライバとしてのインバータ５４とにより構成され
る。ＡＮＤゲート５１は内部回路１がスリープ状態であ
ると同時に電圧Ｖｂが所定の電圧より大きくなることを
検知する論理回路である。ＮＡＮＤゲート５３は、その
検知用論理ゲートの検知結果を受けてリングオシレータ
ＯＳＣを発振させるかどうかを制御する論理回路であ
る。信号ＣＳＢ１および信号ＣＰＯＮが同時にＨレベル
になるときにＡＮＤゲート５１はＨレベル（ＰＶＤＤ）
を出力する。インバータ群５２とＮＡＮＤゲート５３の
ループが奇数個のインバータがリング状に接続する形態
と等価となり、リングオシレータＯＳＣは発振する。そ
れ以外のときはＮＡＮＤゲート５３の出力がＨレベルに
固定されるので、信号ＣＰＣＬＫがＬレベル（０Ｖ）に
固定され発振が停止される。
えば、制御信号ＣＳＢ１および検出信号ＣＰＯＮを入力
するＡＮＤゲート５１、偶数個のインバータが直列に接
続されたインバータ群５２、ＡＮＤゲート５１の出力
と、インバータ群５２の最終段の出力とを入力しその出
力を複数欄のインバータ５２の初段に入力するＮＡＮＤ
ゲート５３と、インバータ群５２の最終段の出力を受け
るドライバとしてのインバータ５４とにより構成され
る。ＡＮＤゲート５１は内部回路１がスリープ状態であ
ると同時に電圧Ｖｂが所定の電圧より大きくなることを
検知する論理回路である。ＮＡＮＤゲート５３は、その
検知用論理ゲートの検知結果を受けてリングオシレータ
ＯＳＣを発振させるかどうかを制御する論理回路であ
る。信号ＣＳＢ１および信号ＣＰＯＮが同時にＨレベル
になるときにＡＮＤゲート５１はＨレベル（ＰＶＤＤ）
を出力する。インバータ群５２とＮＡＮＤゲート５３の
ループが奇数個のインバータがリング状に接続する形態
と等価となり、リングオシレータＯＳＣは発振する。そ
れ以外のときはＮＡＮＤゲート５３の出力がＨレベルに
固定されるので、信号ＣＰＣＬＫがＬレベル（０Ｖ）に
固定され発振が停止される。
【００３２】チャージポンプ部ＣＰは、リングオシレー
タＯＳＣから出力される発振信号ＣＰＣＬＫに基づき電
圧Ｖｂを生成する。この電圧Ｖｂは基板電源線ＶＢ２に
供給される。発振信号ＣＰＣＬＫが発振状態であるとき
チャージポンプＣＰは電源線ＶＢ２を負電圧の方向に電
荷をチャージする周知の回路である。発振信号ＣＰＣＬ
Ｋが停止状態（Ｌレベル）にあるときはチャージを停止
する。このチャージポンプ部ＣＰは、−１．６Ｖよりも
小さい電圧までチャージすることができるように構成さ
れている。
タＯＳＣから出力される発振信号ＣＰＣＬＫに基づき電
圧Ｖｂを生成する。この電圧Ｖｂは基板電源線ＶＢ２に
供給される。発振信号ＣＰＣＬＫが発振状態であるとき
チャージポンプＣＰは電源線ＶＢ２を負電圧の方向に電
荷をチャージする周知の回路である。発振信号ＣＰＣＬ
Ｋが停止状態（Ｌレベル）にあるときはチャージを停止
する。このチャージポンプ部ＣＰは、−１．６Ｖよりも
小さい電圧までチャージすることができるように構成さ
れている。
【００３３】スイッチＳＷは、アクティブ時にオンし、
そのオンにより基板電源線ＶＢ２を電源線ＧＮＤに接続
する。これによりアクティブ時に基板電源線ＶＢ２の電
圧が接地電圧に強制的に固定される。スリープからアク
ティブに変化するとともにチャージポンプ部ＣＰは電源
線ＶＢ２のチャージを停止するが、スイッチＳＷによっ
て電源線ＶＢ２を素早く接地電圧に変化させることがで
きる。具体的にスイッチＳＷは、電圧ＰＶＤＤと電圧Ｖ
ｂを２つの電源とし制御信号ＣＳＢ１の論理を反転する
ＣＭＯＳインバータ６１と、インバータの出力をゲート
端子に受け、２つのソースドレイン端子がそれぞれ電源
線ＧＮＤ、基板電源線ＶＢ２に接続されるｎＭＯＳトラ
ンジスタ６２を備える。制御信号ＣＳＢ１がＬレベルの
ときインバータ６１はＰＶＤＤレベルの電圧を出力して
ＭＯＳトランジスタ６２をオンする。また制御信号ＣＳ
Ｂ１がＨレベルのときインバータ６１はＶｂレベルの電
圧を出力してＭＯＳトランジスタ６２をオフする。
そのオンにより基板電源線ＶＢ２を電源線ＧＮＤに接続
する。これによりアクティブ時に基板電源線ＶＢ２の電
圧が接地電圧に強制的に固定される。スリープからアク
ティブに変化するとともにチャージポンプ部ＣＰは電源
線ＶＢ２のチャージを停止するが、スイッチＳＷによっ
て電源線ＶＢ２を素早く接地電圧に変化させることがで
きる。具体的にスイッチＳＷは、電圧ＰＶＤＤと電圧Ｖ
ｂを２つの電源とし制御信号ＣＳＢ１の論理を反転する
ＣＭＯＳインバータ６１と、インバータの出力をゲート
端子に受け、２つのソースドレイン端子がそれぞれ電源
線ＧＮＤ、基板電源線ＶＢ２に接続されるｎＭＯＳトラ
ンジスタ６２を備える。制御信号ＣＳＢ１がＬレベルの
ときインバータ６１はＰＶＤＤレベルの電圧を出力して
ＭＯＳトランジスタ６２をオンする。また制御信号ＣＳ
Ｂ１がＨレベルのときインバータ６１はＶｂレベルの電
圧を出力してＭＯＳトランジスタ６２をオフする。
【００３４】レベル検出器ＤＣＴは、電圧Ｖｂと所定の
電圧（負電圧）とを比較してその検出信号ＣＰＯＮを出
力する。ここで所定の電圧は、スリープ時の基板電源線
ＶＢ２に与えるべき負電圧値である−１．６Ｖに相当す
る。電圧Ｖｂが所定の電圧より大きいときには、レベル
検出器ＤＣＴは信号ＣＰＯＮをＨレベル（ＰＶＤＤ）に
し、電圧Ｖｂが所定の電圧以下のとき信号ＣＰＯＮをＬ
レベル（０Ｖ）にする。
電圧（負電圧）とを比較してその検出信号ＣＰＯＮを出
力する。ここで所定の電圧は、スリープ時の基板電源線
ＶＢ２に与えるべき負電圧値である−１．６Ｖに相当す
る。電圧Ｖｂが所定の電圧より大きいときには、レベル
検出器ＤＣＴは信号ＣＰＯＮをＨレベル（ＰＶＤＤ）に
し、電圧Ｖｂが所定の電圧以下のとき信号ＣＰＯＮをＬ
レベル（０Ｖ）にする。
【００３５】このようなレベル検出器ＤＣＴは、例えば
電圧ＰＶＤＤとノードｎ５との間に接続された抵抗Ｒ
１、ノードｎ５と電源線ＶＢ２との間に接続された抵抗
Ｒ２、電圧ＰＶＤＤとノードｎ６との間に接続された抵
抗Ｒ３、ノードｎ６と電源線ＧＮＤとの間に接続された
抵抗Ｒ４、及び、その＋側入力端子にノードｎ５、その
−側入力端子にノードｎ６が接続され、信号ＣＰＯＮを
出力するコンパレータＣＭＰで構成される。上記所定の
電圧をＶＢ２ｓｅｔとしたとき、ＰＶＤＤ×Ｒ４／（Ｒ
３＋Ｒ４）＝｛（ＰＶＤＤ−ＶＢ２ｓｅｔ）×Ｒ２／
（Ｒ１＋Ｒ２）｝＋ＶＢ２ｓｅｔとなるように、抵抗Ｒ
１ないしＲ４の抵抗値を設定すればよい。
電圧ＰＶＤＤとノードｎ５との間に接続された抵抗Ｒ
１、ノードｎ５と電源線ＶＢ２との間に接続された抵抗
Ｒ２、電圧ＰＶＤＤとノードｎ６との間に接続された抵
抗Ｒ３、ノードｎ６と電源線ＧＮＤとの間に接続された
抵抗Ｒ４、及び、その＋側入力端子にノードｎ５、その
−側入力端子にノードｎ６が接続され、信号ＣＰＯＮを
出力するコンパレータＣＭＰで構成される。上記所定の
電圧をＶＢ２ｓｅｔとしたとき、ＰＶＤＤ×Ｒ４／（Ｒ
３＋Ｒ４）＝｛（ＰＶＤＤ−ＶＢ２ｓｅｔ）×Ｒ２／
（Ｒ１＋Ｒ２）｝＋ＶＢ２ｓｅｔとなるように、抵抗Ｒ
１ないしＲ４の抵抗値を設定すればよい。
【００３６】従って、アクティブからスリープに変化す
る時点で電源線ＶＢ２は０Ｖを有し、スリープ状態に入
った後、電圧Ｖｂが所定の電圧より大きい間、リングオ
シレータＯＳＣが発振し、チャージポンプ部ＣＰは電源
線ＶＢ２を０Ｖから負の電圧の方向へチャージする。そ
して電圧Ｖｂが所定の電圧以下になるとリングオシレー
タＯＳＣは発振を停止し、チャージポンプ部ＣＰは電源
線ＶＢ２へのチャージをやめる。その間、電源線ＶＢ２
から基板の方へ電荷が抜けるから電圧Ｖｂは徐々に上昇
する。電圧Ｖｂが所定の電圧より大きくなるとリングオ
シレータＯＳＣが再び発振しチャージポンプ部ＣＰが負
の方向へ電源線ＶＢ２をチャージする。この動作が繰り
返されることにより、電源線ＶＢ２の電圧Ｖｂは所定の
電圧の−１．６Ｖで概ね安定する。
る時点で電源線ＶＢ２は０Ｖを有し、スリープ状態に入
った後、電圧Ｖｂが所定の電圧より大きい間、リングオ
シレータＯＳＣが発振し、チャージポンプ部ＣＰは電源
線ＶＢ２を０Ｖから負の電圧の方向へチャージする。そ
して電圧Ｖｂが所定の電圧以下になるとリングオシレー
タＯＳＣは発振を停止し、チャージポンプ部ＣＰは電源
線ＶＢ２へのチャージをやめる。その間、電源線ＶＢ２
から基板の方へ電荷が抜けるから電圧Ｖｂは徐々に上昇
する。電圧Ｖｂが所定の電圧より大きくなるとリングオ
シレータＯＳＣが再び発振しチャージポンプ部ＣＰが負
の方向へ電源線ＶＢ２をチャージする。この動作が繰り
返されることにより、電源線ＶＢ２の電圧Ｖｂは所定の
電圧の−１．６Ｖで概ね安定する。
【００３７】次いで、この半導体集積回路の動作を、図
２に示したタイミングチャート図を使って説明する。図
２において、３つの実線は疑似電源線ＶＡ１、基板電源
線ＶＡ２、ＶＢ２のそれぞれ有する電圧値の時間推移を
示す。アクティブ状態である第１の期間Ｉにおいて、制
御信号ＣＳＢ１に従ってｐＭＯＳトランジスタＱＡ１、
ＱＡ２は同時にオンして、疑似電源線ＶＡ１、基板電源
線ＶＡ２に、それぞれ電圧ＬＶＤＤを供給する。一方、
ｐＭＯＳトランジスタＱＡ３は制御信号ＣＳ１に従って
オフとなる。また、チャージポンプ回路１０は制御信号
ＣＳＢ１に従って動作を停止して、基板電源線ＶＢ２を
接地する。従って、内部回路１は、電圧ＬＶＤＤのもと
で通常のＣＭＯＳ回路と同様に動作する。
２に示したタイミングチャート図を使って説明する。図
２において、３つの実線は疑似電源線ＶＡ１、基板電源
線ＶＡ２、ＶＢ２のそれぞれ有する電圧値の時間推移を
示す。アクティブ状態である第１の期間Ｉにおいて、制
御信号ＣＳＢ１に従ってｐＭＯＳトランジスタＱＡ１、
ＱＡ２は同時にオンして、疑似電源線ＶＡ１、基板電源
線ＶＡ２に、それぞれ電圧ＬＶＤＤを供給する。一方、
ｐＭＯＳトランジスタＱＡ３は制御信号ＣＳ１に従って
オフとなる。また、チャージポンプ回路１０は制御信号
ＣＳＢ１に従って動作を停止して、基板電源線ＶＢ２を
接地する。従って、内部回路１は、電圧ＬＶＤＤのもと
で通常のＣＭＯＳ回路と同様に動作する。
【００３８】制御信号ＣＳ１、ＣＳＢ１によりアクティ
ブ状態からスリープ状態に切り替わり、スリープ状態で
ある第２の期間ＩＩでは、制御信号ＣＳ１、ＣＳＢ１に
従ってｐＭＯＳトランジスタＱＡ１、ＱＡ２ともオフと
なる一方、ｐＭＯＳトランジスタＱＡ３がオンして、基
板電源線ＶＡ２に電圧ＨＶＤＤを供給する。また、ダイ
オードＤ１が順方向にバイアスされるので、ダイオード
Ｄ１のしきい値電圧分だけ電源線ＶＤＤから疑似電源線
ＶＡ１へ電圧降下が生じる。その結果、疑似電源線ＶＡ
１に（ＨＶＤＤ−Ｖ１）の電圧が供給される。従って、
内部回路１のｐＭＯＳトランジスタＱ３、Ｑ４におい
て、ソース電位に対する基板電位がＶ１だけ大きくな
り、その逆バイアス状態によってしきい値電圧の絶対値
が大きくなる。その結果、スリープ時のトランジスタＱ
３、Ｑ４に発生するリーク電流を減少させることができ
る。
ブ状態からスリープ状態に切り替わり、スリープ状態で
ある第２の期間ＩＩでは、制御信号ＣＳ１、ＣＳＢ１に
従ってｐＭＯＳトランジスタＱＡ１、ＱＡ２ともオフと
なる一方、ｐＭＯＳトランジスタＱＡ３がオンして、基
板電源線ＶＡ２に電圧ＨＶＤＤを供給する。また、ダイ
オードＤ１が順方向にバイアスされるので、ダイオード
Ｄ１のしきい値電圧分だけ電源線ＶＤＤから疑似電源線
ＶＡ１へ電圧降下が生じる。その結果、疑似電源線ＶＡ
１に（ＨＶＤＤ−Ｖ１）の電圧が供給される。従って、
内部回路１のｐＭＯＳトランジスタＱ３、Ｑ４におい
て、ソース電位に対する基板電位がＶ１だけ大きくな
り、その逆バイアス状態によってしきい値電圧の絶対値
が大きくなる。その結果、スリープ時のトランジスタＱ
３、Ｑ４に発生するリーク電流を減少させることができ
る。
【００３９】ここでは、スリープ時にデータを保持する
ために必要な内部回路１の電源電圧を０．９Ｖとして、
疑似電源線ＶＡ１に０．９Ｖが供給されるように、Ｖ１
を１．６Ｖとした。これは、図４に示した従来回路の場
合に得られる電圧の２倍である。このように、ＨＶＤＤ
が低電圧化されても逆バイアス電圧を大きくとることが
できるので、リーク電流を効果的に減らすことができ
る。
ために必要な内部回路１の電源電圧を０．９Ｖとして、
疑似電源線ＶＡ１に０．９Ｖが供給されるように、Ｖ１
を１．６Ｖとした。これは、図４に示した従来回路の場
合に得られる電圧の２倍である。このように、ＨＶＤＤ
が低電圧化されても逆バイアス電圧を大きくとることが
できるので、リーク電流を効果的に減らすことができ
る。
【００４０】通常ダイオードのしきい値電圧はおよそ
０．６Ｖであるが、ここでは次のような手段によってこ
れより大きな値に設定できるようにした。電圧降下回路
２としてダイオード素子の代わりに、ゲート電極とドレ
イン電極を接続したｐＭＯＳトランジスタもしくはｎＭ
ＯＳトランジスタを用いる。図６（ａ）にｐＭＯＳトラ
ンジスタの用いた場合を示す。トランジスタサイズに応
じて任意の電圧が得られる。また図６（ｂ）のように、
ダイオードもしくは自身のゲートとドレインとが接続す
るＭＯＳトランジスタを配線ＶＡ１、ＶＡ２の間に複数
個直列に接続すれば、さらに大きな電圧が得られる。ま
た図６（ｃ）のように、１個または複数個直列に接続さ
れ、各々のゲートとドレインとを接続するＭＯＳトラン
ジスタの基板電極に与える電圧Ｂｉａｓを調整すること
により、しきい値電圧が調整できる。図６（ｃ）では電
圧Ｂｉａｓは、半導体チップの外部入力ピン２０から供
給されるが、半導体チップの内部で生成されてもよい。
また図６（ｃ）では複数個のトランジスタを示すが、無
論１個でもよい。
０．６Ｖであるが、ここでは次のような手段によってこ
れより大きな値に設定できるようにした。電圧降下回路
２としてダイオード素子の代わりに、ゲート電極とドレ
イン電極を接続したｐＭＯＳトランジスタもしくはｎＭ
ＯＳトランジスタを用いる。図６（ａ）にｐＭＯＳトラ
ンジスタの用いた場合を示す。トランジスタサイズに応
じて任意の電圧が得られる。また図６（ｂ）のように、
ダイオードもしくは自身のゲートとドレインとが接続す
るＭＯＳトランジスタを配線ＶＡ１、ＶＡ２の間に複数
個直列に接続すれば、さらに大きな電圧が得られる。ま
た図６（ｃ）のように、１個または複数個直列に接続さ
れ、各々のゲートとドレインとを接続するＭＯＳトラン
ジスタの基板電極に与える電圧Ｂｉａｓを調整すること
により、しきい値電圧が調整できる。図６（ｃ）では電
圧Ｂｉａｓは、半導体チップの外部入力ピン２０から供
給されるが、半導体チップの内部で生成されてもよい。
また図６（ｃ）では複数個のトランジスタを示すが、無
論１個でもよい。
【００４１】また、スリープ状態では、制御信号ＣＳＢ
１に従ってチャージポンプ回路１０が動作して、接地電
位より低い負の電圧Ｖ２を基板電源線ＶＢ２に供給す
る。ここでは、Ｖ１と同じ絶対値を持つようＶ２を−
１．６Ｖとした。よって、ｐＭＯＳトランジスタと同様
に、ｎＭＯＳトランジスタＱ５、Ｑ６に発生するリーク
電流を減少させることができる。
１に従ってチャージポンプ回路１０が動作して、接地電
位より低い負の電圧Ｖ２を基板電源線ＶＢ２に供給す
る。ここでは、Ｖ１と同じ絶対値を持つようＶ２を−
１．６Ｖとした。よって、ｐＭＯＳトランジスタと同様
に、ｎＭＯＳトランジスタＱ５、Ｑ６に発生するリーク
電流を減少させることができる。
【００４２】そして、再びアクティブ状態に戻る第３の
期間ＩＩＩでは、疑似電源線ＶＡ１、基板電源線ＶＡ
２、ＶＢ２には第１の期間Ｉのときと同様の電圧が供給
され、内部回路１の各ＭＯＳトランジスタのしきい値の
絶対値はスリープ時に比べて小さくなり、その動作速度
が大きくなる。
期間ＩＩＩでは、疑似電源線ＶＡ１、基板電源線ＶＡ
２、ＶＢ２には第１の期間Ｉのときと同様の電圧が供給
され、内部回路１の各ＭＯＳトランジスタのしきい値の
絶対値はスリープ時に比べて小さくなり、その動作速度
が大きくなる。
【００４３】ここでは、チャージポンプ回路１０の電源
電圧ＰＶＤＤをＨＶＤＤと同じ値としたが、異なる電圧
値でもよい。また、図１では、チャージポンプ回路１０
用に電源線ＶＤＤ３を設けたが、電源線ＶＤＤ１もしく
はＶＤＤ２に接続してもよい。
電圧ＰＶＤＤをＨＶＤＤと同じ値としたが、異なる電圧
値でもよい。また、図１では、チャージポンプ回路１０
用に電源線ＶＤＤ３を設けたが、電源線ＶＤＤ１もしく
はＶＤＤ２に接続してもよい。
【００４４】実施の形態２．図３は、この発明の実施の
形態２による半導体集積回路を示す回路図である。図１
のものと相違する構成だけを述べると、この半導体集積
回路において、ｐＭＯＳトランジスタＱＡ２は、一方の
ソースドレイン電極が疑似電源線ＶＡ１に接続され、他
方のソースドレイン電極が基板電源線ＶＡ２に接続され
る。基板電極及びゲート電極の接続は図１と同様であ
る。
形態２による半導体集積回路を示す回路図である。図１
のものと相違する構成だけを述べると、この半導体集積
回路において、ｐＭＯＳトランジスタＱＡ２は、一方の
ソースドレイン電極が疑似電源線ＶＡ１に接続され、他
方のソースドレイン電極が基板電源線ＶＡ２に接続され
る。基板電極及びゲート電極の接続は図１と同様であ
る。
【００４５】この半導体集積回路のアクティブ時および
スリープ時におけるトランジスタＱＡ１〜ＱＡ３のオン
オフ動作及びチャージポンプ回路１０の動作は、実施の
形態１と同様である。スリープ時、疑似電源線ＶＡ１及
び基板電源線ＶＡ２、ＶＢ２に供給される電圧値は、実
施の形態１と同様である。
スリープ時におけるトランジスタＱＡ１〜ＱＡ３のオン
オフ動作及びチャージポンプ回路１０の動作は、実施の
形態１と同様である。スリープ時、疑似電源線ＶＡ１及
び基板電源線ＶＡ２、ＶＢ２に供給される電圧値は、実
施の形態１と同様である。
【００４６】アクティブ時、疑似電源線ＶＡ１、基板電
源線ＶＡ２及びＶＢ２に供給される電圧値は、実施の形
態１と同様である。ただし、いわゆるＩＲドロップと呼
ばれる現象を厳密に考慮すれば、基板電源線ＶＡ２に供
給される電圧値は実施の形態１のものと相違する。
源線ＶＡ２及びＶＢ２に供給される電圧値は、実施の形
態１と同様である。ただし、いわゆるＩＲドロップと呼
ばれる現象を厳密に考慮すれば、基板電源線ＶＡ２に供
給される電圧値は実施の形態１のものと相違する。
【００４７】実施の形態１で、アクティブ時の擬似電源
線ＶＡ１は、図２からわかるように、ＬＶＤＤの値であ
るが、ＩＲドロップを考慮した場合、電源線ＶＤＤ１の
配線抵抗、ｐＭＯＳトランジスタＱＡ１のオン抵抗等に
よって電圧降下が生じ、厳密には、疑似電源線ＶＡ１の
電圧は（ＬＶＤＤ−ΔＶＡ１）の値となる。図１におい
て、ｐＭＯＳトランジスタＱＡ２のオン抵抗等に起因し
た電圧降下により、基板電源線ＶＡ２の電圧は（ＬＶＤ
Ｄ−ΔＶＡ２）の値となる。このとき、疑似電源線ＶＡ
１の電圧降下は基板電源線ＶＡ２の電圧降下より顕著に
大きく、ΔＶＡ１＞＞ΔＶＡ２が成り立つ。基板電源線
ＶＡ２からトランジスタＱ３、Ｑ４の基板を介して流れ
るリーク電流が、内部回路１の動作により疑似電源線Ｖ
Ａ１から電源線ＧＮＤへ流れるアクティブ電流に比べ
て、無視できるほどに小さいことが原因である。実施の
形態１においては、トランジスタＱ３、Ｑ４の各々にお
いて、ソース電位に対して基板電位が（ΔＶＡ１−ΔＶ
Ａ２）だけ高くなり、その逆バイアス状態によってトラ
ンジスタＱ３、Ｑ４のしきい値の絶対値が増加する。よ
ってトランジスタＱ３、Ｑ４の動作が遅くなる。
線ＶＡ１は、図２からわかるように、ＬＶＤＤの値であ
るが、ＩＲドロップを考慮した場合、電源線ＶＤＤ１の
配線抵抗、ｐＭＯＳトランジスタＱＡ１のオン抵抗等に
よって電圧降下が生じ、厳密には、疑似電源線ＶＡ１の
電圧は（ＬＶＤＤ−ΔＶＡ１）の値となる。図１におい
て、ｐＭＯＳトランジスタＱＡ２のオン抵抗等に起因し
た電圧降下により、基板電源線ＶＡ２の電圧は（ＬＶＤ
Ｄ−ΔＶＡ２）の値となる。このとき、疑似電源線ＶＡ
１の電圧降下は基板電源線ＶＡ２の電圧降下より顕著に
大きく、ΔＶＡ１＞＞ΔＶＡ２が成り立つ。基板電源線
ＶＡ２からトランジスタＱ３、Ｑ４の基板を介して流れ
るリーク電流が、内部回路１の動作により疑似電源線Ｖ
Ａ１から電源線ＧＮＤへ流れるアクティブ電流に比べ
て、無視できるほどに小さいことが原因である。実施の
形態１においては、トランジスタＱ３、Ｑ４の各々にお
いて、ソース電位に対して基板電位が（ΔＶＡ１−ΔＶ
Ａ２）だけ高くなり、その逆バイアス状態によってトラ
ンジスタＱ３、Ｑ４のしきい値の絶対値が増加する。よ
ってトランジスタＱ３、Ｑ４の動作が遅くなる。
【００４８】一方、図３においては、基板電源線ＶＡ２
の電圧は（ＬＶＤＤ−ΔＶＡ１−ΔＶＡ２）の値とな
る。トランジスタＱ３、Ｑ４の各々において、ソース電
位に対して基板電位がΔＶＡ２だけ小さくなり、その順
バイアス状態によってトランジスタＱ３、Ｑ４のしきい
値の絶対値が減少する。よってトランジスタＱ３、Ｑ４
の動作速度が向上する。
の電圧は（ＬＶＤＤ−ΔＶＡ１−ΔＶＡ２）の値とな
る。トランジスタＱ３、Ｑ４の各々において、ソース電
位に対して基板電位がΔＶＡ２だけ小さくなり、その順
バイアス状態によってトランジスタＱ３、Ｑ４のしきい
値の絶対値が減少する。よってトランジスタＱ３、Ｑ４
の動作速度が向上する。
【００４９】なお、本実施の形態の半導体集積回路のう
ち、トランジスタＱＡ１、ＱＡ２、ＱＡ３、電圧降下回
路２、電源線ＶＡ１、ＶＡ２の構成の部分については、
特許出願平成１２年第３６６１６号にも示されている。
ち、トランジスタＱＡ１、ＱＡ２、ＱＡ３、電圧降下回
路２、電源線ＶＡ１、ＶＡ２の構成の部分については、
特許出願平成１２年第３６６１６号にも示されている。
【００５０】本実施の形態の半導体集積回路によって
も、ダイオードによる電圧降下をｐＭＯＳトランジスタ
だけに適用し、ｎＭＯＳトランジスタにはチャージポン
プ回路を用いたので、ＨＶＤＤが低電圧化されても逆バ
イアス電圧を大きくとることができ、リーク電流を効果
的に減らすことができる。
も、ダイオードによる電圧降下をｐＭＯＳトランジスタ
だけに適用し、ｎＭＯＳトランジスタにはチャージポン
プ回路を用いたので、ＨＶＤＤが低電圧化されても逆バ
イアス電圧を大きくとることができ、リーク電流を効果
的に減らすことができる。
【００５１】また実施の形態１、２において、基板電源
線ＶＡ２にアクティブ時に電圧ＬＶＤＤを供給し、スリ
ープ時に電圧ＨＶＤＤを供給するための電源制御回路と
して、スイッチＱＡ１、ＱＡ２、ＱＡ３を設けたが、こ
れに限らず、例えば、特開平１１−２１４９６２号公報
の図６と類似させて、ゲート電極に制御信号ＣＳＢ１を
受けるｐＭＯＳトランジスタＱＡ１の２つのソースドレ
イン端子をそれぞれ擬似電源線ＶＡ１と基板電源線ＶＡ
２との間に接続するとともに、ｐＭＯＳトランジスタＱ
Ａ２、ＱＡ３の代わりに、基板電極線ＶＡ２にアクティ
ブ時に電圧ＬＶＤＤ（１．０Ｖ）を、スリープ時に電圧
ＨＶＤＤ（２．５Ｖ）をそれぞれ選択的に与えるＤＣＤ
Ｃコンバータを半導体集積回路に新たに設けてもよい。
線ＶＡ２にアクティブ時に電圧ＬＶＤＤを供給し、スリ
ープ時に電圧ＨＶＤＤを供給するための電源制御回路と
して、スイッチＱＡ１、ＱＡ２、ＱＡ３を設けたが、こ
れに限らず、例えば、特開平１１−２１４９６２号公報
の図６と類似させて、ゲート電極に制御信号ＣＳＢ１を
受けるｐＭＯＳトランジスタＱＡ１の２つのソースドレ
イン端子をそれぞれ擬似電源線ＶＡ１と基板電源線ＶＡ
２との間に接続するとともに、ｐＭＯＳトランジスタＱ
Ａ２、ＱＡ３の代わりに、基板電極線ＶＡ２にアクティ
ブ時に電圧ＬＶＤＤ（１．０Ｖ）を、スリープ時に電圧
ＨＶＤＤ（２．５Ｖ）をそれぞれ選択的に与えるＤＣＤ
Ｃコンバータを半導体集積回路に新たに設けてもよい。
【００５２】
【発明の効果】以上説明したように、この発明による
と、アクティブ、スリープ時に拘らず、内部回路のｎチ
ャネル型トランジスタのソース電極に与えられる電圧を
固定したので、スリープ時でも内部回路がデータを保持
できるよう内部回路が接続する２つの電源線間の電圧を
確保しても、ｐチャネル電界効果トランジスタの基板電
極に、従来ものと比べて大きな逆バイアスを与えること
ができ、効果的にリーク電流を低減できる。また内部回
路のｎチャネル電界効果トランジスタの基板電極にはそ
のソース電極よりも低い電圧が与えられるので、ｎチャ
ネル電界効果トランジスタのしきい値電圧の絶対値が大
きくなりリーク電流を低減できる。
と、アクティブ、スリープ時に拘らず、内部回路のｎチ
ャネル型トランジスタのソース電極に与えられる電圧を
固定したので、スリープ時でも内部回路がデータを保持
できるよう内部回路が接続する２つの電源線間の電圧を
確保しても、ｐチャネル電界効果トランジスタの基板電
極に、従来ものと比べて大きな逆バイアスを与えること
ができ、効果的にリーク電流を低減できる。また内部回
路のｎチャネル電界効果トランジスタの基板電極にはそ
のソース電極よりも低い電圧が与えられるので、ｎチャ
ネル電界効果トランジスタのしきい値電圧の絶対値が大
きくなりリーク電流を低減できる。
【図１】 この発明の実施の形態１による半導体集積回
路を示す回路構成図である。
路を示す回路構成図である。
【図２】 図１の回路の動作を説明するための信号波形
図である。
図である。
【図３】 この発明の実施の形態２による半導体集積回
路を示す回路構成図である。
路を示す回路構成図である。
【図４】 従来技術による半導体集積回路を示す回路構
成図である。
成図である。
【図５】 図１に示すチャージポンプ回路１０を示す回
路構成図である。
路構成図である。
【図６】 図１に示す電圧降下回路２の別の例を示す回
路構成図である。
路構成図である。
ＱＡ１、ＱＡ２、ＱＡ３…電源供給制御用スイッチ（ｐ
ＭＯＳトランジスタ）、ＶＡ１…擬似電源線、ＶＡ２、
ＶＢ２…基板電源線、ＧＮＤ…接地電圧（０Ｖ）の電源
線、ＶＤＤ１…電圧ＬＶＤＤ（１．０Ｖ）の電源線、Ｖ
ＤＤ２…電圧ＨＶＤＤ（２．５Ｖ）の電源線、ＯＳＣ…
リングオシレータ、ＤＴＣ…レベル検出器、ＳＷ…スイ
ッチ回路、１…内部回路（順序回路）、２…電圧降下回
路、１０…チャージポンプ回路。
ＭＯＳトランジスタ）、ＶＡ１…擬似電源線、ＶＡ２、
ＶＢ２…基板電源線、ＧＮＤ…接地電圧（０Ｖ）の電源
線、ＶＤＤ１…電圧ＬＶＤＤ（１．０Ｖ）の電源線、Ｖ
ＤＤ２…電圧ＨＶＤＤ（２．５Ｖ）の電源線、ＯＳＣ…
リングオシレータ、ＤＴＣ…レベル検出器、ＳＷ…スイ
ッチ回路、１…内部回路（順序回路）、２…電圧降下回
路、１０…チャージポンプ回路。
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Ｆターム(参考） 5B015 HH04 JJ05 KB63 KB64 KB66
KB73
5F038 BG05 DF08 EZ20
5J034 AB00 CB01 DB08
5J056 AA03 BB40 BB49 CC14 CC16
CC30 DD13 DD28 DD55 EE00
GG09
Claims (10)
- 【請求項１】 第１の電源線、 そのオンにより前記第１の電源線に第１の電圧を供給す
る第１のスイッチ、 第２の電源線、 前記第１および第２の電源線の間に設けられ、前記第１
のスイッチがオフしたとき前記第２の電源線の電圧を降
下させて前記第１の電源線に供給する電圧降下回路、 その電圧が前記第１の電圧より低い第２の電圧に固定さ
れる第３の電源線、 第４の電源線、および、 前記第１のスイッチがオフしているとき前記第２の電圧
よりも低い第３の電圧を発生して前記第４の電源線に供
給し、前記第１のスイッチがオンしているとき前記第３
の電圧より高い電圧を発生して前記第４の電源線に供給
する電圧発生回路、およびそのソース端子が前記第１の
電源線に接続され、その基板電極が前記第２の電源線に
接続されたｐチャネル型電界効果トランジスタと、その
ソース端子が前記第３の電源線に接続され、その基板電
極が前記第４の電源線に接続されたｎチャネル型電界効
果トランジスタとを含む内部回路、を備えた半導体集積
回路。 - 【請求項２】 前記電圧発生回路は、 第１のスイッチがオフしているとき、ある振幅で発振す
る発振信号を出力し、第１のスイッチがオンしていると
きには発振信号が停止する発振器と、 前記発振器から出力される発振信号に従って前記第３の
電圧を発生するチャージポンプを備える、請求項１記載
の半導体集積回路。 - 【請求項３】 前記電圧発生回路は、さらに、 ある所定の電圧と前記第４の電源線の電圧とを比較し、
その比較結果を出力するレベル検知器を含み、 前記発振器は、前記レベル検知器から出力される比較結
果に従って前記発振信号を出力する、請求項２記載の半
導体集積回路。 - 【請求項４】 前記電圧発生回路は、さらに前記第３お
よび第４の電源線の間に接続され、前記第１のスイッチ
がオンするとともにオンするスイッチ回路を備えた、請
求項２又は請求項３記載の半導体集積回路。 - 【請求項５】 前記第１のスイッチがオフするとき、前
記第１のスイッチがオンするときに前記第１の電源線に
供給される第１の電圧よりも高い第４の電圧を前記第２
の電源線に供給する電圧制御回路を備えた請求項１記載
の半導体集積回路。 - 【請求項６】 前記電圧制御回路は、 前記第２の電源線に接続され、第１のスイッチがオンす
ると共にオンする第２のスイッチ、 前記第２の電源線に接続され、そのオンにより前記第２
の電源線に前記第４の電圧を供給する第３のスイッチを
備え、 前記第１のスイッチの第１の端子が電源電圧を受けると
共に前記第２のスイッチと接続され、前記第１のスイッ
チの第２の端子が前記第１の電源線に接続される、請求
項５記載の半導体集積回路。 - 【請求項７】 前記電圧制御回路は、 前記第１の電源線と前記第２の電源線との間に接続さ
れ、第１のスイッチがオンすると共にオンする第２のス
イッチ、 前記第２の電源線に接続され、そのオンにより前記第２
の電源線に前記第４の電圧を供給する第３のスイッチを
備え、 前記第１のスイッチの第１の端子が電源電圧を受け、前
記第１のスイッチの第２の端子が前記第２のスイッチと
前記第１の電源線とに接続される、請求項５記載の半導
体集積回路。 - 【請求項８】 前記電圧降下回路は、第１および第２の
電源線の間に接続された、１個または直列接続された複
数個のダイオードを含む、請求項１ないし請求項７のい
ずれか一項に記載の半導体集積回路。 - 【請求項９】 前記電圧降下回路は、第１および第２の
電源線の間に接続された、１個または直列接続された複
数個の電界効果トランジスタを含む、請求項１ないし請
求項７のいずれか一項に記載の半導体集積回路。 - 【請求項１０】 前記１個または複数個の電界効果トラ
ンジスタの基板電極に与えられる電圧を可変とする、請
求項９記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001298879A JP2003110022A (ja) | 2001-09-28 | 2001-09-28 | 半導体集積回路 |
| TW090129958A TWI240488B (en) | 2001-09-28 | 2001-12-04 | Semiconductor integrated circuit |
| KR10-2001-0078394A KR100485544B1 (ko) | 2001-09-28 | 2001-12-12 | 반도체 집적 회로 |
| US10/098,432 US6556071B2 (en) | 2001-09-28 | 2002-03-18 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001298879A JP2003110022A (ja) | 2001-09-28 | 2001-09-28 | 半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2003110022A true JP2003110022A (ja) | 2003-04-11 |
Family
ID=19119712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001298879A Pending JP2003110022A (ja) | 2001-09-28 | 2001-09-28 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP2003110022A (ja) |
| KR (1) | KR100485544B1 (ja) |
| TW (1) | TWI240488B (ja) |
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