KR19990061040A - 링 오실레이터 - Google Patents

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Abstract

본 발명은 전하펌프 및 온-칩 타이머를 채택하는 모든 반도체 메모리장치에 사용되는 링 오실레이터에 관한 것으로, 특히 외부 전원전위를 감지하여 클럭신호의 전위레벨에 따라 기준전압의 전위를 다르게 출력하는 전위 감지부와, 상기 기준전압을 입력받아 상기 클럭신호의 제어하에 전단의 출력신호와 전위를 비교하여 반전신호를 출력하는 다수개의 비교기가 링구조로 연결된 체인부와, 대기 모드시의 상기 비교기로 입력되는 기준전압을 상기 클럭신호의 제어하에 전압 강하된 내부전압을 전달해주는 내부전압 전달부, 상기 체인부의 출력신호를 버퍼링하여 출력단으로 전달하는 출력 버퍼링부를 구비하므로써, 전류소모를 최소화하고 전원전압 변동에 대응하는 주파수 변환을 고속화한 반도체 메모리장치의 링 오실레이터에 관한 것이다.

Description

링 오실레이터
본 발명은 전하펌프 및 온-칩 타이머를 채택하는 모든 반도체 메모리장치에 사용되는 링 오실레이터에 관한 것으로, 특히 비교기로 단위 체인 셀을 구성하므로써 전류소모를 최소화하고 전원전압 변동에 대응하는 주파수 변환을 고속화한 반도체 메모리장치의 링 오실레이터에 관한 것이다.
도 1 은 종래의 링 오실레이터를 나타낸 회로도로, 상호 직렬 연결된 다수개의 인버터(I1∼I4)와, 상기 인버터(I4)의 출력신호와 외부 클럭신호(clk)를 입력받아 상기 인버터(I1)로 노드(N2)를 통해 피드백시키는 낸드게이트(NAND1)로 이루어진 인버터 체인부(10)와, 상기 인버터(I4)와 낸드게이트(NAND1)의 연결노드(N1)에 연결되며 다수개의 인버터(I5, I6)로 이루어져 출력신호를 버퍼링하여 출력단으로 전달하는 출력 버퍼링부(12)로 구성된다.
상기 구성으로 이루어지는 종래의 링 오실레이터의 동작은 다음과 같다.
우선, 인버터 체인부(10)의 외부입력 제어신호인 클럭신호(clk)가 로직 로우이면, 낸드게이트(NAND1)가 디스에이블되기 때문에 상기 낸드게이트(NAND1)의 출력노드인 제2 노드(N2)가 로직 하이로 유지된다. 그래서, 상기 제1 노드(N1)에 의해 연결된 출력 버퍼링부(12)의 출력신호(osc1)또한 로직 하이로 유지되어 펄스를 발생하지 않는다.
그러나, 상기 클럭신호(clk)가 로직 하이로 인가되면, 상기 낸드게이트(NAND1)가 인에이블되어 제2 노드(N2)로 출력되는 전위는 제1 노드(N1)를 통해 입력되는 전위의 반전신호가 된다. 그래서, 상기 제1 노드(N1)의 신호가 지속적으로 반전되면서 펄스가 발생하고, 또한 상기 제1 노드(N1)에서 발생된 펄스신호는 출력 버퍼링부(12)의 인버터(I5, I6)에 의해 버퍼링되어 출력신호(osc1)로 펄스신호를 발생시킨다.
상기 동작에 의해 펄스를 발생시키는 종래의 링 오실레이터는 동작모드시 즉, 외부 입력 클럭신호(clk =‘하이’)일 때, 상기 인버터 체인부(10)를 통해 소모되는 전류의 양이 매우 크고, 전원전압의 변동시 링 오실레이터의 주기변환이 수월하지 못해 주파수 변환을 빠르게 수행하지 못하게 되는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 인버터 체인부에서 소모되는 전류의 양을 최소화하고, 동시에 전원 전압의 변동에 빠르게 대응하여 주파수 변화하도록 한 링 오실레이터를 제공하는데 있다.
도 1 은 종래의 링 오실레이터를 나타낸 회로도
도 2 는 본 발명에 제1 실시예에 의한 링 오실레이터를 나타낸 회로도
도 3 은 본 발명의 제2 실시예에 의한 링 오실레이터를 나타낸 회로도
도 4 는 상기 도 2 및 도 3 에 도시된 비교기를 나타낸 회로도
도면의 주요부분에 대한 부호의 설명
10 : 인버터 체인부 12, 24, 34 : 출력 버퍼링부
20, 30 : 전위 감지부 22, 32 : 비교기 체인부
26, 36 : 내부전압 전달부 40 : 비교기
상기 목적을 달성하기 위하여, 본 발명에 의한 링 오실레이터는 외부 전원전위를 감지하여 클럭신호의 전위레벨에 따라 기준전압의 전위를 다르게 출력하는 전위 감지부와, 상기 기준전압을 입력받아 상기 클럭신호의 제어하에 전단의 출력신호와 전위를 비교하여 반전신호를 출력하는 다수개의 비교기가 링구조로 연결된 체인부와, 대기 모드시의 상기 비교기로 입력되는 기준전압을 상기 클럭신호의 제어하에 전압 강하된 내부전압을 전달해주는 내부전압 전달부, 상기 체인부의 출력신호를 버퍼링하여 출력단으로 전달하는 출력 버퍼링부로 구성된 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2 는 본 발명에 의한 반도체 메모리장치의 링 오실레이터를 나타낸 구성도로, 외부 전원전압(Vext)을 감지하여 외부입력 제어신호인 클럭신호(clk)의 전위레벨에 따라 서로 다른 전위수준의 기준전압(Vref)을 출력하는 전위 감지부(20)와, 상기 기준전압(Vref)을 입력받아 외부입력 클럭신호(clk)의 제어하에 전단의 출력신호와 전위를 비교하여 반전신호를 출력하는 다수개의 비교기(40)가 상호 직렬연결의 링구조로 이루어진 체인부(22)와, 대기모드시의 전류소모 방지를 위해 상기 비교기(40)로 입력되는 기준전압(Vref)을 상기 클럭신호(clk)의 제어하에 전압 강하된 내부전압(Vint)으로 전달해주는 내부전압 전달부(26)와, 상기 체인부(22)의 출력신호를 버퍼링하여 출력단으로 전달하는 다수개의 인버터(I5, I6)로 이루어진 출력 버퍼링부(24)로 구성된다.
동 도면에서는 상기 전위 감지부(20)를 외부 전원전압(Vext) 인가단과 접지 사이에 직렬 연결된 다이오드형 PMOS 트랜지스터(MP1), NMOS 트랜지스터(MN1)와, 상기 NMOS 트랜지스터(MN1)와 접지 사이에 연결되며 게이트로 상기 클럭신호(clk)가 인가되어 대기모드시 전류소모를 방지하는 NMOS 트랜지스터(MN2)로 구성한다.
그리고, 상기 구성으로 이루어지는 전위 감지부(20)는 제어신호인 클럭신호(clk)가 로직 로우이면 상기 NMOS 트랜지스터(MN2)가 턴-오프되어 대기모드시의 소모전류를 차단하고, 상기 PMOS 트랜지스터(MP1)가 턴-온되어 출력신호(Vref)로 로직 하이의 신호가 출력된다.
그런데, 상기 클럭신호(clk)가 로직 하이이면 상기 NMOS 트랜지스터(MN2)가 턴-온되어 외부 전원전압(Vext)으로부터 접지점으로 전류가 흐르게 되어, 출력신호(Vref)로 전원전압에 대응하는 전압이 유기되며 그 때의 전압은 Vext/2이 된다.
그리고, 상기 전위 감지부(20)의 형태는 본 발명의 목적에 부합되는 주파수 변환에 맞추어 용이하게 변화시키는 것이 가능한데, 도 3 에 상기 전위 감지부를 외부핀을 사용해 dc전원이 제공되도록 구현한 본 발명의 제2 실시예를 도시하였다. 그 동작은 상기 도 2 에 도시된 제1 실시예와 동일하므로 동작 설명은 생략하기로 한다.
그리고, 도 4 는 상기 도 2 및 도 3 에 도시된 제1 내지 제5 비교기(40)를 나타낸 회로도로, 전류미러 구조의 차동증폭기 형태를 하여 외부입력 클럭신호(clk)의 전위에 따라 동작이 제어되어 기준전압(Vref)과 입력전압(Vin)을 비교하여 출력신호를 다르게 출력한다.
즉, 상기 입력전압(Vin)이 기준전압(Vref)보다 높으면 출력신호(out)는 로우를, 그리고 입력전압(Vin)이 기준전압(Vref)보다 낮으면 하이를 출력하게 되어, 입력신호의 반전신호를 생성하게 되는데, 상기 비교기(40)의 동작에 의해 체인부(22, 32)는 그 출력노드(N1)에 펄스를 발생시킨다. 그리고, 상기 발생된 펄스신호는 출력 버퍼링부(24)의 두 인버터(I5, I6)를 거쳐 버퍼링된 후 출력신호(osc2)로 펄스신호를 발생한다.
그리고, 본 발명에서는 대기모드시의 전류소모를 줄이기 위해 상기 체인부(22, 32)를 이루는 각 비교기(40)의 동작전압으로 전압 강하된 내부 전압(Vint)을 인가하는 내부 전원전압 인가단(26, 36)을 구비하는데, 이는 클럭신호(clk)가 게이트로 인가되며 내부 전원전압(Vint) 인가단과 상기 체인부(22, 32)의 출력노드(N1) 사이에 연결된 P채널 모스 트랜지스터(MP2)로 구현한다.
그래서, 상기 클럭신호(clk)가 로직 하이이고 전원전압이 낮을 경우, 상기 전위 감지부(20, 30)의 출력전압(Vref)이 낮아져 각각의 비교기(40)에서 소모하는 전류는 감소하고, 그에 따라 체인부(22, 32)의 1싸이클 주기는 증가한다. 그런데 전원전압이 높을 경우, 상기 전위 감지부(20, 30)의 출력전압(Vref)이 높아져 각각의 비교기(40)에서 소모하는 전류는 증가하고, 그에 따라 체인부(22, 32)의 1싸이클 주기는 감소한다.
따라서, 본 발명에 의한 링 오실레이터는 상기 전위 감지부(20)로부터의 기준전압 발생이 전원전압의 변동에 따라 대응하는 전위를 제공하기 때문에 고속 주파수 변환을 실현할 수 있게 되는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 링 오실레이터에 의하면, 내부 전원전압을 사용하여 전압 스윙을 감소시키므로써, 저전력 소모를 실현할 수 있는 매우 뛰어난 효과가 있다.
또한, 전위 감지부로부터의 기준전압 발생이 전원전압의 변동에 따라 대응하는 전위를 제공하므로써 고속 주파수 변환이 가능한 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 외부 전원전위를 감지하여 클럭신호의 전위레벨에 따라 기준전압의 전위를 다르게 출력하는 전위 감지부와,
    상기 기준전압을 입력받아 상기 클럭신호의 제어하에 전단의 출력신호와 전위를 비교하여 반전신호를 출력하는 다수개의 비교기가 링구조로 연결된 체인부와,
    대기 모드시의 상기 비교기로 입력되는 기준전압을 상기 클럭신호의 제어하에 전압 강하된 내부전압을 전달해주는 내부전압 전달부,
    상기 체인부의 출력신호를 버퍼링하여 출력단으로 전달하는 출력 버퍼링부로 구성된 것을 특징으로 하는 링 오실레이터.
  2. 제 1 항에 있어서,
    상기 상기 전위 감지부의 출력전압은 외부 핀을 통해 제공된 dc전원인 것을 특징으로 하는 링 오실레이터.
  3. 제 1 항에 있어서,
    상기 전위 감지부는 상기 외부 입력 클럭신호에 따라 동작이 제어되어 소모전류를 차단하도록 접지 연결된 NMOS 트랜지스터와, 외부 전원전압 인가단과 상기 NMOS 트랜지스터 사이에 직렬 연결되어 출력되는 기준전압의 전위수준을 변화시키는 다이오드형 PMOS 및 NMOS 트랜지스터로 구성된 것을 특징으로 하는 링 오실레이터.
  4. 제 1 항에 있어서,
    상기 비교기는 전류 미러 구조의 차동증폭기로 구성된 것을 특징으로 하는 링 오실레이터.
  5. 제 1 항에 있어서,
    상기 내부전압 전달부는 PMOS로 구성된 것을 특징으로 하는 링 오실레이터.
  6. 제 1 항에 있어서,
    상기 출력 버퍼링부는 내부 전원전압을 동작전압으로 사용하는 다수개의 인버터로 구성된 것을 특징으로 하는 링 오실레이터.
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