KR100624920B1

KR100624920B1 - 반도체 장치의 오실레이터

Info

Publication number: KR100624920B1
Application number: KR1020040092096A
Authority: KR
Inventors: 원삼규
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-11-11
Filing date: 2004-11-11
Publication date: 2006-09-15
Also published as: KR20060044240A; CN100573710C; US7233213B2; CN1773626A; JP5084118B2; DE102005020895A1; TW200616024A; US20060097813A1; JP2006140988A; TWI262541B

Abstract

본 발명은 반도체 장치의 오실레이터에 관한 것으로, 본 발명은 전원전압의 변동에 대응하여 유동적으로 변동하는 기준전압을 생성하고, 이 기준전압을 사용하여 기준 클럭을 생성한다. 따라서, 본 발명에서는 전원전압의 변동에 무관하게 일정한 주기를 갖는 기준 클럭을 생성할 수 있으며, 이를 통해, 기준 클럭에 의해 동기되는 소자(예컨대, 타이머, 펌프 회로 등)의 내부 제어신호의 지속시간을 일정하게 유지시킬 수 있다.

오실레이터, 기준 클럭주기, 기준전압

Description

반도체 장치의 오실레이터{OSCILLATOR OF SEMICONDUCTOR DEVICE}

도 1은 본 발명의 바람직한 실시예에 따른 반도체 장치의 오실레이터의 구성도이다.

도 2는 도 1에 도시된 오실레이터의 동작 파형도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

11 : 제1 전압 생성부

12 : 제2 전압 생성부

13 : 기준전압 생성부

14 : 제1 비교부

15 : 제2 비교부

16 : 논리 조합부

본 발명은 반도체 메모리 장치의 오실레이터에 관한 것으로, 특히, 전원전압의 변화와 무관하게 일정한 클럭 주기를 갖는 기준 클럭을 생성하여 내부 제어신호의 지속시간을 일정하게 유지시킬 수 있는 반도체 장치의 오실레이터에 관한 것이 다.

반도체 칩(chip)에서 오실레이터(oscillator)는 펌프(pump)나, 타이머(timer)의 기준 클럭(clock)을 생성하는데 사용된다. 이때, 타이머에 사용되는 기준 클럭은 칩에서 사용되는 제어신호(control signal)의 지속시간을 결정하는데 중요한 역할을 한다. 이처럼, 기준 클럭주기의 변화는 제품의 스펙(spec)에도 영향을 미친다.

일례로, 낸드 플래시 메모리 장치(NAND type flash memory device)에서 기준 클럭의 주기 변화는 메모리 셀에서 데이터를 독출(read)하는데 소요되는 시간인 리드 엑세스 타임(read access time)과 밀접한 연관성이 있다. 기준 클럭의 주기가 감소할 경우 리드 엑세스 타임은 감소한다. 그렇지만, 칩 내부 동작의 제어신호가 모두 감소하여 메모리 셀의 데이터를 정확히 센싱(sensing)하지 못하는 경우가 발생한다.

상기에서 설명한 바와 같이, 오실레이터는 칩의 동작에 많은 영향을 미치기 때문에 PVT(Process/Voltage/Temperature)의 변화에 덜 민감하도록 설계되어져야만 한다. 그러나, 일반적으로 널리 사용되고 있는 종래기술에 따른 오실레이터는 전원전압의 변화에 클럭 주기가 수시로 변동하기 때문에 내부 제어신호의 지속시간을 일정하게 유지시키는 것이 사실상 불가능하다.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 전원전압의 변화와 무관하게 일정한 클럭 주기를 갖는 기준 클럭을 생성하여 내부 제어 신호의 지속시간을 일정하게 유지시킬 수 있는 반도체 장치의 오실레이터를 제공하는데 그 목적이 있다.

상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 제1 RC 지연값에 따라 제1 전압을 생성하는 제1 전압 생성부와, 제2 RC 지연값에 따라 제2 전압을 생성하는 제2 전압 생성부와, 전원전압의 변화에 대응하여 유동적으로 변동되는 기준전압을 생성하는 기준전압 생성부와, 상기 제1 전압과 상기 기준전압을 비교하는 제1 비교부와, 상기 제2 전압과 상기 기준전압을 비교하는 제2 비교부와, 상기 제1 및 제2 비교부의 출력신호를 래치하여 기준 클럭을 생성하는 논리 조합부를 포함하는 반도체 장치의 오실레이터를 제공한다.

삭제

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 바람직한 실시예에 따른 반도체 장치의 오실레이터를 설명하기 위하여 도시한 구성도이다. 여기서는, 일례로 RC형(RC type) 오실레이터를 도시하였다.

도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 장치의 오실레이터는 제1 및 제2 전압 생성부(11, 12)로부터 각각 설정된 RC 지연값에 따라 각각 생성된 소정 전압 레벨(level)을 갖는 전압(VA, VB)과 비교 대상이 되는 기준전압(Vref)을 전원전압(VCC)의 변화에 대응하여 유동적으로 변동시켜 출력하는 기준전압 생성부(13)를 포함한다.

기준전압 생성부(13)는 인에이블 바신호(ENable bar signal, ENb)에 따라 전원전압(VCC)을 분배하여 기준전압(Vref)을 생성한다. 이를 위해, 일례로 기준전압 생성부(13)는 전원전압원과 접지전압원 사이에 직렬접속되어 인에이블 바신호(ENb)에 따라 턴-온(turn-ON)되는 PMOS 트랜지스터(MP3) 및 저항(R3, R4)을 포함한다. 기준전압(Vref)은 하기의 수학식1과 같다. 여기서, PMOS 트랜지스터(MP3)의 문턱전압은 무시한다.

Vref = [ R3 / ( R3 + R4 ) ] × VCC

상기 수학식1에서 나타난 바와 같이, 기준전압(Vref)은 저항(R3, R4)과 전원전압(VCC)에 따라 그 크기가 결정된다. 저항(R3, R4)은 고정 상수값으로서, 기준전압(Vref)은 전원전압(VCC)에 따라 그 크기가 결정된다. 즉, 전원전압(VCC)은 기준전압(Vref)의 함수로서, 기준전압(Vref)은 전원전압(VCC)에 따라 비례적으로 그 크 기가 결정된다.

제1 및 제2 전압 생성부(11, 12)는 각각 설정된 RC 지연값에 따라 서로 다른 전압 레벨을 갖는 전압(VA, VB)을 생성하여 출력한다. 제1 전압 생성부(11)는 논리 조합부(16)의 제1 출력단(Q)으로 출력되는 신호를 반전시켜 출력한다. 제2 전압 생성부(12)는 논리 조합부(16)의 제2 출력단(/Q)으로 출력되는 신호를 반전시켜 출력한다.

제1 전압 생성부(11)에서, RC 지연값은 저항(R1)과 캐패시터(C1)에 의해 결정된다. 이에 따라, 논리 조합부(16)의 제1 출력단(Q)의 신호에 따라 전압(VA)은 저항(R1)과 캐패시터(C1)의 크기에 따라 서서히 증가하게 된다. 이를 위해, 제1 전압 생성부(11)는 전원전압원과 접지전압원 사이에 직렬 접속되어 논리 조합부(16)의 제1 출력단(Q)의 신호를 반전시켜 출력하도록 인버터(inverter)로 기능하는 PMOS 트랜지스터(MP1) 및 NMOS 트랜지스터(MN1)와, PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1) 사이에 접속된 저항(R1)과, NMOS 트랜지스터(MN1)와 병렬접속된 캐패시터(C1)를 포함한다.

제2 전압 생성부(12)에서, RC 지연값은 저항(R2)과 캐패시터(C2)에 의해 결정된다. 이에 따라, 논리 조합부(16)의 제2 출력단(/Q)의 신호에 의해 전압(VB)은 저항(R2)과 캐패시터(C2)의 크기에 따라 서서히 증가하게 된다. 이를 위해, 제2 전압 생성부(12)는 전원전압원과 접지전압원 사이에 직렬 접속되어 논리 조합부(16)의 제2 출력단(/Q)의 신호를 반전시켜 출력하도록 인버터로 기능하는 PMOS 트랜지스터(MP2) 및 NMOS 트랜지스터(MN2)와, PMOS 트랜지스터(MP2)와 NMOS 트랜지스터 (MN2) 사이에 접속된 저항(R2)과, NMOS 트랜지스터(MN2)와 병렬접속된 캐패시터(C2)를 포함한다.

제1 비교부(14)는 인에이블 바신호(ENb)에 의해 인에이블되어 제1 전압 생성부(11)의 전압(VA)과 기준전압(Vref)을 비교하고, 그 비교 결과에 따라 소정의 전압레벨(HIGH 또는 LOW level)을 갖는 전압(Vout1)을 출력한다. 예컨대, 제1 비교부(14)는 인에이블 바신호(ENb)가 로우레벨(LOW level)인 경우 인에이블된다. 제1 비교부(14)가 인에이블된 상태에서 전압(VA)이 기준전압(Vref)보다 낮은 경우, 제1 비교부(14)는 하이레벨(HIGH level)의 출력전압(Vout1)을 출력한다. 반면, 전압(VA)이 기준전압(Vref)보다 높은 경우, 제1 비교부(14)는 로우레벨의 출력전압(Vout1)을 출력한다.

제2 비교부(15)는 제1 비교부(14)와 마찬 가지로 인에이블 바신호(ENb)에 의해 인에이블되어 제2 전압 생성부(12)의 전압(VB)과 기준전압(Vref)을 비교하고, 그 비교 결과에 따라 소정의 전압레벨을 갖는 전압(Vout2)을 출력한다. 예컨대, 제2 비교부(15)는 인에이블 바신호(ENb)가 로우레벨인 경우 인에이블된다. 제2 비교부(15)가 인에이블된 상태에서 전압(VB)이 기준전압(Vref)보다 낮은 경우, 제2 비교부(15)는 하이레벨의 출력전압(Vout2)을 출력한다. 반면, 전압(VB)이 기준전압(Vref)보다 높은 경우, 제2 비교부(15)는 로우레벨의 출력전압(Vout2)을 출력하게 된다.

논리 조합부(16)는 일례로 제1 및 제2 비교부(14, 15)의 각 출력전압(Vout1, Vout2)을 래치하기 위하여 SR 래치(SR-latch)회로로 구성되고, 제1 비교부(14)의 출력전압(Vout1)과 제2 출력단(/Q)의 신호를 부정 논리곱하는 낸드 게이트(NAND gate, NAND1)와, 제2 비교부(15)의 출력단(Vout2)과 제1 출력단(Q)의 신호를 부정 논리곱하는 낸드 게이트(NAND2)를 포함한다. 예컨대, 낸드 게이트(NAND1)는 제2 출력단(/Q)의 출력신호가 로우레벨인 경우 출력전압(Vout1)과 무관하게 하이레벨의 신호를 출력하고, 하이레벨인 경우 출력전압(Vout1)에 따라 로우레벨 또는 하이레벨의 신호를 출력한다. 즉, 출력전압(Vout1)이 로우레벨인 경우 하이레벨의 신호를 출력하고, 출력전압(Vout1)이 하이레벨인 경우 로우레벨의 신호를 출력한다. 낸드 게이트(NAND2)는 제1 출력단(Q)의 출력신호가 로우레벨인 경우 출력전압(Vout2)과 무관하게 하이레벨의 신호를 출력하고, 하이레벨인 경우 출력전압(Vout2)에 따라 로우레벨 또는 하이레벨의 신호를 출력한다. 즉, 출력전압(Vout2)이 로우레벨인 경우 하이레벨의 신호를 출력하고, 출력전압(Vout2)이 하이레벨인 경우 로우레벨의 신호를 출력한다.

이 외에, 본 발명의 바람직한 실시예에 따른 반도체 장치의 오실레이터는 부가적으로, 오실레이터의 초기값을 설정하기 위하여 제1 비교부(14)의 출력단을 하이레벨 상태로, 제2 비교부(15)의 출력단을 로우레벨 상태로 유지시키기 위한 제1 및 제2 설정부를 더 포함할 수 있다. 제1 설정부는 전원전압원과 제1 비교부(14)의 출력단 사이에 접속되어 인에이블 신호(ENable signal, EN)에 의해 턴-온되는 PMOS 트랜지스터(MP4)로 구성된다. 제2 설정부는 접지전압원과 제2 비교부(15)의 출력단 사이에 접속되어 인에이블 바신호(ENb)에 의해 턴-온되는 NMOS 트랜지스터(MN3)로 구성된다.

이하에서는, 상기에서 설명한 본 발명의 바람직한 실시예에 따른 반도체 장치의 오실레이터의 동작 특성을 도 2에 도시된 동작 파형도를 참조하여 설명하기로 한다.

도 2에 도시된 바와 같이, 초기에는 인에이블 신호(EN)가 로우레벨로 입력되어 오실레이터가 디스에이블(disable)된다. 이때, 제1 비교부(14)의 출력전압(Vout1)은 PMOS 트랜지스터(MP4)에 의해 하이레벨이 된다. 반면, 제2 비교부(15)의 출력전압(Vout2)은 NMOS 트랜지스터(MN3)에 의해 로우레벨이 된다. 이에 따라, 논리 조합부(16)의 제1 출력단(Q)은 로우레벨이 되고, 제2 출력단(/Q)은 하이레벨이 된다.

이런 상태에서, 인에이블 신호(EN)가 하이레벨로 천이하여 오실레이터가 인에이블되면, PMOS 트랜지스터(MP3)가 턴-온되어 전원전압(VCC)에 따라 기준전압(Vref)이 생성된다. 그리고, 로우레벨의 제1 출력단(Q)의 신호에 따라 PMOS 트랜지스터(MP1)가 턴-온되어 전원전압(VCC)에 의해 저항(R1)과 캐패시터(C1)의 RC 지연값으로 전압(VA)이 서서히 상승하게 된다. 일정 시간 후 전압(VA)이 기준전압(Vref) 이상으로 상승하는 경우 제1 비교부(14)는 하이레벨에서 로우레벨로 천이하게 된다. 따라서, 논리 조합부(16)의 제1 출력단(Q)은 로우레벨에서 하이레벨로 천이하고, 제2 출력단(/Q)은 하이레벨에서 로우레벨로 천이하게 된다. 제2 출력단(/Q)이 로우레벨로 천이함에 따라 PMOS 트랜지스터(MP2)가 턴-온되어 전원전압(VCC)에 의해 저항(R2)과 캐패시터(C2)의 RC 지연값으로 전압(VB)이 서서히 상승하게 된다. 일정 시간 후 전압(VB)이 기준전압(Vref) 이상으로 상승하는 경우 제2 비 교부(15)는 하이레벨에서 로우레벨로 천이하게 된다. 따라서, 논리 조합부(16)의 제2 출력단(/Q)은 로우레벨에서 하이레벨로 천이하고, 제2 출력단(Q)은 하이레벨에서 로우레벨로 천이하게 된다. 이러한 과정이 반복적으로 이루어져 일정한 주기를 갖는 클럭(CLK)이 생성된다.

한편, 본 발명의 바람직한 실시예에 따른 반도체 장치의 오실레이터로부터 출력되는 클럭(CLK)의 주기는 일정하게 유지되는데, 그 이유를 하기에서 설명하기로 한다.

우선, 반도체 장치의 오실레이터의 클럭주기(T)는 하기의 수학식2와 같이 나타낼 수 있다.

T = 2 × RC × In [ 1 + Vref / ( VCC - Vref ) ]

상기 수학식 2와 같이, 클럭주기(T)는 전원전압(VCC)의 함수로서, 기준전압(Vref)이 일정하게 유지되는 경우 전원전압(VCC)이 증가하게 되면, 클럭주기(T)가 감소하게 된다. 즉, 클럭주기(T)가 전원전압(VCC)의 변동에 따라 수시로 변동하게 된다.

따라서, 본 발명의 바람직한 실시예에 따른 반도체 장치의 오실레이터에서는 기준전압(Vref)이 전원전압(VCC)의 변동에 따라 유동적으로 변동되도록 회로를 구성하였다. 즉, 기준전압(Vref)이 전원전압(VCC)에 비례하여 증가 또는 감소하는 형태로 회로를 구성하였다. 이에 따라, 기준전압(Vref)은 하기의 수학식3과 같이 나타낼 수 있다.

Vref = a × VCC

상기 수학식3과 같이, 기준전압(Vref)이 전원전압(VCC)의 변동에 비례하여 변동하는 경우 클럭주기(T)는 하기의 수학식4와 같다.

T = 2 × RC ×In [ 1 + a / ( 1 - a ) ]

상기 수학식4에서도 나타난 바와 같이, 본 발명의 바람직한 실시예에 따른 반도체 장치의 오실레이터의 클럭주기(T)는 전원전압(VCC)의 변동에 무관하게 항상 일정하게 유지된다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 전원전압의 변동에 대응하여 유동적으로 변동하는 기준전압을 생성하고, 이 기준전압을 사용하여 기준 클럭을 생성함으로써 전원전압의 변동에 무관하게 일정한 주기를 갖는 기준 클럭을 생성할 수 있으며, 이를 통해, 기준 클럭에 의해 동기되는 소자의 내부 제어신호의 지속시간을 일정하게 유지시킬 수 있다.

Claims

제1 RC 지연값에 따라 제1 전압을 생성하는 제1 전압 생성부;

제2 RC 지연값에 따라 제2 전압을 생성하는 제2 전압 생성부;

전원전압의 변화에 대응하여 유동적으로 변동되는 기준전압을 생성하는 기준전압 생성부;

상기 제1 전압과 상기 기준전압을 비교하는 제1 비교부;

상기 제2 전압과 상기 기준전압을 비교하는 제2 비교부; 및

상기 제1 및 제2 비교부의 출력신호를 래치하여 기준 클럭을 생성하는 논리 조합부를 포함하는 반도체 장치의 오실레이터.
제 1 항에 있어서,

상기 기준전압 생성부는 인에이블 바신호에 의해 인에이블되는 반도체 장치의 오실레이터.
제 1 항에 있어서,

상기 기준전압 생성부는 상기 전원전압을 분배하여 상기 기준전압을 생성하는 반도체 장치의 오실레이터.
제 1 항에 있어서, 상기 기준전압 생성부는,

인에이블 바신호에 따라 동작되는 PMOS 트랜지스터; 및

상기 PMOS 트랜지스터를 통해 전달되는 상기 전원전압을 분배하여 상기 기준전압을 생성하는 제1 및 제2 저항을 포함하는 반도체 장치의 오실레이터.
제 1 항에 있어서, 상기 제1 전압 생성부는,

상기 논리 조합부의 제1 출력단의 출력신호를 반전시켜 출력하는 인버터;

상기 인버터의 PMOS 트랜지스터와 상기 제1 전압이 출력되는 출력단 사이에 접속된 저항; 및

상기 출력단과 접지전압원 사이에 접속된 캐패시터를 포함하는 반도체 장치의 오실레이터.
제 1 항에 있어서, 상기 제2 전압 생성부는,

상기 논리 조합부의 제2 출력단의 출력신호를 반전시켜 출력하는 인버터;

상기 인버터의 PMOS 트랜지스터와 상기 제2 전압이 출력되는 출력단 사이에 접속된 저항; 및

상기 출력단과 접지전압원 사이에 접속된 캐패시터를 포함하는 반도체 장치의 오실레이터.
제 1 항에 있어서,

상기 제1 및 제2 비교부는 인에이블 바신호에 의해 인에이블되는 반도체 장치의 오실레이터.
제 1 항에 있어서,

상기 논리 조합부는 SR 래치로 구성되는 반도체 장치의 오실레이터.
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