KR20040094224A - 파워-온 초기화 회로 및 그를 포함하는 반도체 집적 회로장치 - Google Patents

파워-온 초기화 회로 및 그를 포함하는 반도체 집적 회로장치 Download PDF

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KR20040094224A
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Abstract

여기에 개시되는 반도체 집적 회로 장치는 적어도 하나의 래치를 포함하는 내부 회로와, 파워-온시 내부 회로의 래치를 초기화하기 위한 파워-온 초기화 신호를 발생하는 파워-온 초기화 회로를 포함한다. 파워-온 초기화 회로는 파워-온시 전원 전압이 검출 전압에 도달하고 소정 시간이 경과한 후 파워-온 초기화 신호가 로우에서 하이로 (또는 하이에서 로우로) 천이하게 한다.

Description

파워-온 초기화 회로 및 그를 포함하는 반도체 집적 회로 장치{POWER-ON RESET CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE INCLUDING THE SAME}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 좀 더 구체적으로는 집적 회로 장치 내의 저장 소자들 (예를 들면, 래치, 플립-플롭들, 레지스터들, 등등)을 초기화하는 파워-온 초기화 회로 (power-on reset circuit)에 관한 것이다.
파워-온 초기화 회로 (종종 파워 업 검출 회로라 불림)는 전원이 공급될 때 반도체 집적 회로 내의 플립-플롭들, 래치들, 카운터들 그리고 다른 내부 소자들을 초기화시키기 위한 초기화 신호를 제공한다. 초기화 신호는 반도체 집적 회로 내의 각 구성을 안정시키기 위해서 충분한 시간 동안 제 1 전압 (예를 들면, 로직 로우 또는 "0")으로 유지된다. 소정 시간후에, 초기화 신호는 전원이 반도체 집적 회로에 인가되는 시간 동안 제 2 전압 (예를 들면, 로직 하이 또는 "1")으로 전환된다.
다양한 파워-온 초기화 회로들이 U.S. Patent No. 4,788,462에 "POWER-ON-RESET (POR) CIRCUIT"라는 제목으로, 그리고 U.S. Patent No. 5,471,130에 "POWER SUPPLY CONTROLLER HAVING LOW STARTUP CURRENT"라는 제목으로, U.S. Patent No. 5,519,347에 "START-UP CIRCUIT FOR STABLE POWER-ON OF SEMICONDUCTOR MEMORY DEVICE"라는 제목으로, U.S. Patent No. 6,204,703에 "POWER ON RESET CIRCUIT WITH POWER NOISE IMMUNITY"라는 제목으로, U.S. Patent No. 6,236,249에 "POWER-ON RESET CIRCUIT FOR A HIGH DENSITY INTEGRATED CIRCUIT"라는 제목으로, U.S. Patent No. 6,346,834에 "POWER ON RESET CIRCUIT"라는 제목으로, 그리고 KR Publication No. 2002-31843에 "POWER-UP CIRCUIT"라는 제목으로 각각 게재되어 있다.
도 1은 일반적인 파워-온 초기화 회로를 포함하는 반도체 집적 회로 장치를 개략적으로 보여주는 블록도이고, 도 2는 파워-온시 도 1의 파워-온 초기화 회로의 출력 신호를 보여주는 도면이다.
도 1을 참조하면, 반도체 집적 회로 장치 (10)는 파워-온 초기화 회로 (power-on reset circuit) (20) (도면에서 "POR"로 표기됨)과 내부 회로 (30)를 포함한다. 내부 회로 (30)의 래치 (LAT1)는 파워-온시 파워-온 초기화 회로 (20)의 출력 신호 (VCCH)에 의해서 초기화된다. 도 2에 도시된 바와 같이, 파워-온시 전원 전압 (VCC)이 Va 전압에 도달할 때, 파워-온 초기화 회로 (20)의 출력 신호 (VCCH)는 로우 레벨에서 하이 레벨로 천이한다. 내부 회로 (30)의 래치 (LAT1)는 초기화 구간 동안 초기화된다. 초기화 구간은 전원 전압 (VCC)이 PMOS 트랜지스터 (M1)의 문턱 전압 (Vth)에 도달한 시점부터 전원 전압 (VCC)이 소정 전압 (Va)에 도달하는 시점까지이다.
파워-온 초기화 회로 (20)는, 예를 들면, 앞서 언급된 '347 특허의 차동 증폭기 구조 (도 2 참조)를 이용하여 구현될 수 있다. 파워-온 초기화 회로로서, '347 특허에 개재된 차동 증폭기는 온도 변화에 무관하게 일정한 시점에서 천이하는 초기화 신호 (start-up signal)을 생성한다. 온도 변화에 무관하게 일정한 시점에서 초기화 신호가 천이하더라도, 동작 전압 또는 전원 전압이 낮아지는 경우 다음과 같은 문제점이 생길 수 있다.
예를 들면, 전원 전압이 1.2V이고 MOS 트랜지스터의 문턱 전압 (Vth)이 0.5V이며, 전원 전압 (VCC)이 0.7V일 때 초기화 신호 (VCCH)가 하이로 천이한다고 가정하자. 이러한 가정에 따르면, 내부 회로 (30)의 PMOS 트랜지스터 (M1)는 0.5V에서 0.7V 사이에서만 턴 온된다. PMOS 트랜지스터 (M1)의 턴-온 구간은 초기화 구간으로, 전원 전압의 상승 기울기가 매우 급격한 경우 PMOS 트랜지스터 (M1)의 턴-온 구간이 짧아진다. 이는 초기화 동작이 제대로 수행될 수 없음을 의미한다. 즉, 전원 전압이 더욱 낮아지면, 초기화 신호의 로우 구간을 충분하게 보장하는 것이 점차적으로 어려워진다.
결론적으로 낮은 전원 전압에서도 내부 회로의 초기화 동작을 충분히 보장할 수 있는 파워-온 초기화 회로가 절실히 요구되고 있다.
본 발명의 목적은 낮은 전원 전압에서 저장 소자의 초기화 동작을 보장할 수 있는 파워-온 초기화 회로를 제공하는 것이다.
본 발명의 다른 목적은 낮은 전원 전압에서 저장 소자의 초기화 동작을 보장할 수 있는 파워-온 초기화 회로를 포함하는 반도체 집적 회로 장치를 제공하는 것이다.
도 1은 일반적인 파워-온 초기화 회로를 포함하는 반도체 집적 회로 장치를 개략적으로 보여주는 블록도;
도 2는 파워-온시 도 1의 파워-온 초기화 회로의 출력 신호를 보여주는 도면;
도 3은 본 발명에 따른 파워-온 초기화 회로를 포함하는 반도체 집적 회로 장치를 보여주는 블록도;
도 4는 본 발명의 바람직한 실시예에 따른 도 3의 전압 검출 회로를 보여주는 회로도;
도 5는 본 발명의 바람직한 실시예에 따른 도 3의 펄스 발생 회로를 보여주는 회로도; 그리고
도 6은 도 3에 도시된 파워-온 초기화 회로에 사용되는 내부 신호들의 파형을 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 반도체 집적 회로 장치 110 : 기준 전압 발생 회로
120 : 전압 검출 회로 130 : 펄스 발생 회로
140 : 지연 회로 150 : 내부 회로
200 : 파워-온 초기화 회로
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 집적회로 장치는 적어도 하나의 래치를 포함하는 내부 회로와; 그리고 파워-온시 상기 래치를 초기화하기 위한 파워-온 초기화 신호를 발생하는 파워-온 초기화 회로를 포함한다. 상기 파워-온 초기화 회로는 상기 파워-온시 전원 전압이 검출 전압에 도달하고 소정 시간이 경과한 후 상기 파워-온 초기화 신호가 천이하게 한다. 상기 검출 전압은 모오스 트랜지스터의 문턱 전압보다 크고 상기 전원 전압보다 작다.
본 발명의 다른 특징에 따르면, 파워-온 초기화 회로는 파워-온시, 전원 전압이 검출 전압에 도달하였는 지의 여부를 검출하여 검출 신호를 발생하는 전압 검출 회로와; 상기 검출 신호를 소정 시간만큼 지연시키는 지연 회로와; 상기 검출 신호의 천이에 응답하여 펄스 신호를 발생하는 펄스 발생 회로와; 그리고 상기 펄스 발생 회로의 출력 신호와 상기 지연 회로의 출력 신호에 응답하여 상기 파워-온 초기화 신호를 발생하는 파워-온 초기화 신호 발생 회로를 포함하며, 상기 파워-온 초기화 신호는 상기 검출 신호가 천이하고 상기 펄스 신호의 지속 시간 (duration)이 경과한 후에 상기 전원 전압을 따른다.
이 실시예에 있어서, 상기 검출 전압은 모오스 트랜지스터의 문턱 전압보다 크고 상기 전원 전압보다 작다.
이 실시예에 있어서, 상기 전압 검출 회로는 상기 전원 전압을 분압하는 전압 분배기와; 그리고 상기 전압 분배기의 출력 전압이 기준 전압보다 높을 때 상기 검출 신호를 발생하는 차동 증폭기를 포함한다.
이 실시예에 있어서, 상기 차동 증폭기는 상기 전압 분배기의 출력 전압을 받아들이는 제 1 입력 단자와 상기 기준 전압을 받아들이는 제 2 입력 단자를 가지며, 상기 제 1 입력 단자의 부하는 상기 제 2 입력 단자의 부하보다 크다.
본 발명의 또 다른 특징에 따르면, 파워-온 초기화 회로는 전원 전압을 공급받고 기준 전압을 발생하는 기준 전압 발생 회로와; 파워-온시, 상기 전원 전압이 검출 전압에 도달하였는 지의 여부를 검출하여 검출 신호를 발생하는 전압 검출 회로와; 상기 검출 신호를 소정 시간만큼 지연시키는 지연 회로와; 상기 검출 신호의 천이에 응답하여 펄스 신호를 발생하는 펄스 발생 회로와; 그리고 상기 펄스 발생 회로의 출력 신호와 상기 지연 회로의 출력 신호에 응답하여 상기 파워-온 초기화 신호를 발생하는 파워-온 초기화 신호 발생 회로를 포함하며, 상기 파워-온 초기화 신호는 상기 검출 신호가 천이하고 상기 펄스 신호의 지속 시간이 경과한 후에 상기 전원 전압을 따른다. 상기 전압 검출 회로는 상기 전원 전압을 분압하는 전압 분배기와; 상기 전압 분배기의 출력에 연결된 부하와; 그리고 상기 전압 분배기의 출력 전압이 상기 기준 전압보다 높을 때 상기 검출 신호를 발생하는 차동 증폭기를 포함한다.
이하 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 3은 본 발명에 따른 반도체 집적 회로 장치를 보여주는 블록도이다. 도 3을 참조하면, 본 발명의 반도체 집적 회로 장치 (100)는 기준 전압 발생 회로 (reference voltage generator circuit) (110), 전압 검출 회로 (voltage detector circuit) (120), 펄스 발생 회로 (pulse generator circuit) (130), 지연 회로 (delay circuit) (140), NAND 게이트 (G10), 인버터 (INV10), 그리고 내부 회로(150)를 포함한다. 여기서, 기준 전압 발생 회로(110), 전압 검출 회로 (120), 펄스 발생 회로 (130), 지연 회로 (140), NAND 게이트 (G10) 그리고 인버터 (INV10)는 내부 회로 (150)를 초기화하는 파워-온 초기화 회로 (power-on reset circuit) (200)를 구성한다.
내부 회로 (150)는 도 1에 도시된 것과 동일하며, 내부 회로 (150)의 구성 요소들은 편의상 도 1의 구성 요소들과 동일한 참조 번호들로 표기된다. 내부 회로 (150)가 도 3에 도시된 것에 국한되지 않음은 자명하다. 예를 들면, 내부 회로 (150)는 파워-온 초기화 신호 (VCCH)의 반전 신호를 이용하여 래치 (LAT1)의 출력을 로우 레벨로 설정하도록 구성될 수 있다. 또는, 내부 회로 (150)는 이 분야에 잘 알려진 레지스터들, 카운터들, 그리고 플립-플롭들을 초기화하는 데 사용될 것이다.
계속해서 도 3을 참조하면, 기준 전압 발생 회로 (110)는 전원 전압을 공급받고 기준 전압 (VREF)을 발생한다. 특히, 기준 전압 발생 회로 (110)는 온도, 전원 전압 그리고 공정 변화에 둔감한 (또는 민감하지 않은) 기준 전압 (VREF)을 발생한다. 기준 전압 발생 회로 (110)의 예가 U.S. Patent No. 6,528,978에 "REFERENCE VOLTAGE GENERATOR"라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다.
전압 검출 회로 (120)는 전원 전압 (VCC)과 기준 전압 (VREF)을 공급받는다. 전압 검출 회로 (120)는 전원 전압 (VCC)이 기준 전압 (VREF)보다 높은 지의 여부를 검출하고, 검출 결과에 따라 검출 신호 (PVCCDET)를 출력한다. 예를 들면, 전원전압 (VCC)이 기준 전압 (VREF)보다 낮을 때, 검출 신호 (PVCCDET)는 로우 레벨을 갖는다. 전원 전압 (VCC)이 기준 전압 (VREF)보다 높을 때, 검출 신호 (PVCCDET)는 전원 전압의 하이 레벨을 갖는다. 특히, 파워-온시 전원 전압 (VCC)이 기준 전압 (VREF)과 같거나 높을 때, 검출 신호 (PVCCDET)의 전압 레벨은 전원 전압을 따라 변화한다. 전압 검출 회로 (120)의 바람직한 실시예를 보여주는 회로도가 도 4에 도시되어 있다.
전압 검출 회로 (120)는, 도 4에 도시된 바와 같이, 차동 증폭기 (121), 전압 분배기 (122), 커패시터 (C10), 그리고 인버터들 (INV12, INV14)을 포함한다. 차동 증폭기 (121)는 PMOS 트랜지스터들 (M10, M12)과 NMOS 트랜지스터들 (M14, M16, M18)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 전압 분배기 (122)는 전원 전압 (VCC)과 접지 전압 사이에 직렬 연결된 저항기들 (R10, R12)로 구성되며, 전원 전압 (VCC)을 분배하여 분배 전압 (Vdiv)을 출력한다. 차동 증폭기 (121)의 입력 트랜지스터 (M16)의 게이트에는 커패시터 (C10)가 연결되며, 그 결과 입력 트랜지스터 (M16)의 게이트의 부하는 입력 트랜지스터 (M14)의 게이트의 부하보다 크다. 이는 입력 트랜지스터 (M14)에 입력되는 전압의 상승 기울기가 입력 트랜지스터 (M16)에 입력되는 전압의 상승 기울기보다 더 가파름을 의미한다. 즉, 입력 트랜지스터들 (M14, M16)의 입력 전압들은 상이한 기울기로 변화된다.
다시 도 3을 참조하면, 펄스 발생 회로 (130)는 검출 신호 (PVCCDET)를 입력받아 액티브 로우 펄스 신호 (PVCCHENB)를 발생한다. 펄스 발생 회로 (130)는, 도 5에 도시된 바와 같이, 인버터들 (INV16, INV18, INV20)과 NAND 게이트 (G12)로 구성된다. 검출 신호 (PVCCDET)가 로우 레벨일 때 펄스 신호 (PVCCHENB)는 하이 레벨을 갖고, 검출 신호 (PVCCDET)가 로우 레벨에서 하이 레벨로 천이할 때 펄스 신호 (PVCCHENB)는 소정 시간 동안 로우 레벨로 유지된다. 예를 들면, 파워-온시, 검출 신호 (PVCCDET)가 로우 레벨일 때 펄스 신호 (PVCCHENB)의 전압 레벨은 전원 전압 (VCC)을 따라 변화한다. 이에 반해서, 검출 신호 (PVCCDET)가 로우-하이 천이를 가질 때, 펄스 신호 (PVCCHENB)의 전압 레벨은 접지 전압이 된다. 소정 시간이 경과한 후, 펄스 신호 (PVCCHENB)의 전압 레벨은 전원 전압 (VCC)을 따라 변화한다.
도 3에 도시된 지연 회로 (140)는 전압 검출 회로 (120)로부터 출력되는 검출 신호 (PVCCDET)를 지연시키며, NAND 게이트 (G10)는 펄스 발생 회로 (130)와 지연 회로 (140)의 출력 신호들 (PVCCHENB, PVCCDETD)을 입력받는다. 인버터 (INV10)는 NAND 게이트 (G10)의 출력 신호를 입력받고 파워-온 초기화 신호 (VCCH)를 출력한다.
본 발명에 따른 파워-온 초기화 회로 (200)는 전원 전압 (VCC)이 검출 전압으로서 기준 전압 (VREF)에 도달하고 소정 시간 (예를 들면, 펄스 신호의 활성화 구간)이 경과할 때까지 파워-온 초기화 신호 (VCCH)가 로우 레벨로 유지되게 한다. 파워-온 초기화 신호 (VCCH)의 로우 레벨 구간 동안 내부 회로 (150)의 래치가 초기화된다. 따라서, 전원 전압 (VCC)이 검출 전압으로서 기준 전압 (VREF)에 도달하고 일정 구간 동안 파워-온 초기화 신호 (VCCH)를 계속해서 로우 레벨로 설정함으로써 충분한 초기화 구간을 확보하는 것이 가능하다.
도 6a 내지 도 6f는 도 3에 도시된 파워-온 초기화 회로 (200)의 내부 신호들의 파형들을 보여주는 도면들이다. 이하, 본 발명에 따른 파워-온 초기화 회로 (200)의 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 6a에 도시된 바와 같이, 파워-온시 전원 전압 (VCC)은 소정의 기울기를 갖고 점차적으로 증가한다. 잘 알려진 바와 같이, 전원 전압 (VCC)의 상승 기울기는 반도체 집적 회로 장치의 실장 환경에 따라 가파르거나 완만할 수 있다. 반도체 집적 회로 장치로의 전원 전압 (VCC)의 인가에 따라, 기준 전압 발생 회로 (110)는 전원 전압 (VCC)을 따라 변화하는 기준 전압 (VREF)을 발생한다. 이와 동시에, 전압 검출 회로 (120)의 전압 분배기 (122)는 전원 전압 (VCC)을 분배하여 분배 전압 (Vdiv)을 발생한다. 도 6b에 도시된 바와 같이, 분배 전압 (Vdiv)의 상승 기울기는 기준 전압 (VREF)의 상승 기울기보다 완만하며, 분배 전압 (Vdiv)의 상승 기울기는 부하로 작용하는 커패시터 (C10)에 의해서 결정된다.
기준 전압 (VREF)이 분배 전압 (Vdiv)보다 높을 때, 도 6c에 도시된 바와 같이, 전압 검출 회로 (120)는 로우 레벨의 검출 신호 (PVCCDET)를 출력한다. 전원 전압 (VCC)이 계속해서 증가함에 따라, 분배 전압 (Vdiv)은 기준 전압 (VREF)에 도달한다. 분배 전압 (Vdiv)이 기준 전압 (VREF)에 도달할 때, 도 6c에 도시된 바와 같이, 검출 신호 (PVCCDET)는 로우 레벨에서 하이 레벨로 천이한다. 하이 레벨의 검출 신호 (PVCCDET)는 전원 전압 (VCC)을 갖는다. 지연 회로 (140)는, 도 6d에 도시된 바와 같이, 검출 신호 (PVCCDET)를 지연시킨다.
검출 신호 (PVCCDET)가 로우 레벨에서 하이 레벨로 천이하기 이전에, 도 6e에 도시된 바와 같이, 펄스 발생 회로 (130)의 출력 신호 (PVCCHENB)는 전원 전압(VCC)을 따라 변화한다. 이와 동시에, 도 6f에 도시된 바와 같이, 파워-온 초기화 신호 (VCCH)는 로우 레벨로 유지되며, 이는 NAND 게이트 (G10)의 일 입력 신호 (PVCCDETD)가 로우 레벨로 유지되기 때문이다. 분배 전압 (Vdiv)이 기준 전압 (VREF)에 도달하고 검출 신호 (PVCCDET)가 로우 레벨에서 하이 레벨로 천이할 때, 도 6e에 도시된 바와 같이, 펄스 발생 회로 (130)의 출력 신호 (PVCCHENB)는 로우 레벨이 된다.
비록 검출 신호 (PVCCDET)가 하이 레벨을 갖더라도, NAND 게이트 (G10)의 입력 신호들 (PVCCDETD, PVCCHENB)이 모두 로우 레벨로 유지되기 때문에, 파워-온 초기화 신호 (VCCH)는 계속해서 로우 레벨로 유지된다. 소정 시간이 경과한 후, 펄스 신호 (PVCCHENB)는 로우 레벨에서 하이 레벨로 천이한다. 이는 파워-온 초기화 신호 (VCCH)가 로우 레벨에서 하이 레벨로 천이하게 한다. 파워-온 초기화 신호 (VCCH)가 로우 레벨로 유지되는 동안, 내부 회로 (150)의 래치 (LAT1)는 PMOS 트랜지스터 (M1)를 통해 초기화된다.
본 발명에 따른 파워-온 초기화 회로 (200)는 초기화 구간을 충분히 보장할 수 있도록 파워-온 초기화 신호 (VCCH)를 생성한다. 특히, 본 발명에 따른 파워-온 초기화 회로 (200)는 전원 전압 (VCC)이 낮아질 때 초기화 동작을 안정적으로 수행할 수 있다. 예를 들면, 전원 전압 (VCC)이 1.2V이고 MOS 트랜지스터의 문턱 전압 (Vth)이 0.5V이며 도 1의 회로에 의해서 생성되는 파워-온 초기화 신호 (VCCH)가 0.7V의 전원 전압에서 로우-하이 천이를 갖는다고 가정하자. 이러한 가정에 따르면, 래치 (LAT1)를 초기화하는 PMOS 트랜지스터 (M1)의 턴-온 구간 (또는 초기화구간)은 0.5V에서 0.7V까지의 전원 전압 (VCC) 구간이 된다. 특히, 전원 전압 (VCC)의 상승 기울기 (이는 앞서 설명된 바와 같이 실장 환경에 따라 다르게 설정된)가 가파르고 전원 전압 (VCC)이 낮은 경우, 내부 회로의 초기화 구간은 상대적으로 더 짧아진다. 즉, 내부 회로를 초기화하는 데 필요한 초기화 구간을 보장하는 것이 어렵다.
이에 반해서, 본 발명의 파워-온 초기화 회로 (200)는 전원 전압 (VCC)이 PMOS 트랜지스터 (M1)를 턴 온시킬 수 있는 전압 레벨에 도달하고 소정 시간이 경과한 후에 파워-온 초기화 신호 (VCCH)가 로우 레벨에서 하이 레벨로 천이하게 한다. 따라서, 전원 전압 (VCC)의 상승 기울기가 가파르고 전원 전압 (VCC)이 낮더라도, 내부 회로를 초기화하는 데 필요한 초기화 구간은 펄스 신호의 활성화 구간에 의해서 충분히 보장된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명에 따른 파워-온 초기화 회로는 전원 전압이 기준 전압에 도달하는 시점하고 소정 시간이 경과할 때까지 파워-온 초기화 신호가 로우 레벨로 유지되게 한다. 따라서, 전원 전압의 상승 기울기가 가파르고 전원 전압이 낮더라도 충분한 초기화 구간을 확보하는 것이 가능하다.

Claims (12)

  1. 적어도 하나의 래치를 포함하는 내부 회로와; 그리고
    파워-온시 상기 래치를 초기화하기 위한 파워-온 초기화 신호를 발생하는 파워-온 초기화 회로를 포함하며,
    상기 파워-온 초기화 회로는 상기 파워-온시 전원 전압이 검출 전압에 도달하고 소정 시간이 경과한 후 상기 파워-온 초기화 신호가 천이하게 하는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 검출 전압은 모오스 트랜지스터의 문턱 전압보다 크고 상기 전원 전압보다 작은 반도체 집적 회로 장치.
  3. 제 1 항에 있어서,
    상기 파워-온 초기화 회로는
    상기 파워-온시, 상기 전원 전압이 상기 검출 전압에 도달하였는 지의 여부를 검출하여 검출 신호를 발생하는 전압 검출 회로와;
    상기 검출 신호의 천이에 응답하여 펄스 신호를 발생하는 펄스 발생 회로와; 그리고
    상기 펄스 발생 회로의 출력 신호와 상기 검출 신호에 응답하여 상기 파워-온 초기화 신호를 발생하는 파워-온 초기화 신호 발생 회로를 포함하는 반도체 집적 회로 장치.
  4. 제 3 항에 있어서,
    상기 전압 검출 회로는
    상기 전원 전압을 분압하는 전압 분배기와; 그리고
    상기 전압 분배기의 출력 전압이 기준 전압보다 높을 때 상기 검출 신호를 발생하는 차동 증폭기를 포함하는 반도체 집적 회로 장치.
  5. 제 4 항에 있어서,
    상기 차동 증폭기는 상기 전압 분배기의 출력 전압을 받아들이는 제 1 입력 단자와 상기 기준 전압을 받아들이는 제 2 입력 단자를 가지며, 상기 제 1 입력 단자의 부하는 상기 제 2 입력 단자의 부하보다 큰 반도체 집적 회로 장치.
  6. 파워-온시, 전원 전압이 검출 전압에 도달하였는 지의 여부를 검출하여 검출 신호를 발생하는 전압 검출 회로와;
    상기 검출 신호를 소정 시간만큼 지연시키는 지연 회로와;
    상기 검출 신호의 천이에 응답하여 펄스 신호를 발생하는 펄스 발생 회로와; 그리고
    상기 펄스 발생 회로의 출력 신호와 상기 지연 회로의 출력 신호에 응답하여상기 파워-온 초기화 신호를 발생하는 파워-온 초기화 신호 발생 회로를 포함하며,
    상기 파워-온 초기화 신호는 상기 검출 신호가 천이하고 상기 펄스 신호의 지속 시간 (duration)이 경과한 후에 상기 전원 전압을 따르는 파워-온 초기화 회로.
  7. 제 6 항에 있어서,
    상기 검출 전압은 모오스 트랜지스터의 문턱 전압보다 크고 상기 전원 전압보다 작은 파워-온 초기화 회로.
  8. 제 6 항에 있어서,
    상기 전압 검출 회로는
    상기 전원 전압을 분압하는 전압 분배기와; 그리고
    상기 전압 분배기의 출력 전압이 기준 전압보다 높을 때 상기 검출 신호를 발생하는 차동 증폭기를 포함하는 파워-온 초기화 회로.
  9. 제 8 항에 있어서,
    상기 차동 증폭기는 상기 전압 분배기의 출력 전압을 받아들이는 제 1 입력 단자와 상기 기준 전압을 받아들이는 제 2 입력 단자를 가지며, 상기 제 1 입력 단자의 부하는 상기 제 2 입력 단자의 부하보다 큰 파워-온 초기화 회로.
  10. 전원 전압을 공급받고 기준 전압을 발생하는 기준 전압 발생 회로와;
    파워-온시, 상기 전원 전압이 검출 전압에 도달하였는 지의 여부를 검출하여 검출 신호를 발생하는 전압 검출 회로와;
    상기 검출 신호를 소정 시간만큼 지연시키는 지연 회로와;
    상기 검출 신호의 천이에 응답하여 펄스 신호를 발생하는 펄스 발생 회로와; 그리고
    상기 펄스 발생 회로의 출력 신호와 상기 지연 회로의 출력 신호에 응답하여 상기 파워-온 초기화 신호를 발생하는 파워-온 초기화 신호 발생 회로를 포함하며,
    상기 파워-온 초기화 신호는 상기 검출 신호가 천이하고 상기 펄스 신호의 지속 시간이 경과한 후에 상기 전원 전압을 따르는 파워-온 초기화 회로.
  11. 제 10 항에 있어서,
    상기 검출 전압은 모오스 트랜지스터의 문턱 전압보다 크고 상기 전원 전압보다 작은 파워-온 초기화 회로.
  12. 제 10 항에 있어서,
    상기 전압 검출 회로는
    상기 전원 전압을 분압하는 전압 분배기와;
    상기 전압 분배기의 출력에 연결된 부하와; 그리고
    상기 전압 분배기의 출력 전압이 상기 기준 전압보다 높을 때 상기 검출 신호를 발생하는 차동 증폭기를 포함하는 파워-온 초기화 회로.
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