JPH09282880A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09282880A JPH09282880A JP8094390A JP9439096A JPH09282880A JP H09282880 A JPH09282880 A JP H09282880A JP 8094390 A JP8094390 A JP 8094390A JP 9439096 A JP9439096 A JP 9439096A JP H09282880 A JPH09282880 A JP H09282880A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 28
- 238000001514 detection method Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 101150031507 porB gene Proteins 0.000 description 5
- 102220509660 SAM and SH3 domain-containing protein 1_Q30A_mutation Human genes 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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Abstract
(57)【要約】
【課題】 電源投入後短期間で、所定のノードを中間電
位にすることができる、小型の半導体集積回路を得る。 【解決手段】 電源電位Ｖｄｄが所望の中間電位になっ
たときに反転するパワーオンリセット信号ＰＯＲを用い
て、電源電位Ｖｄｄが直接ソースに与えられるＰチャネ
ルＭＯＳトランジスタ３４によって電源投入後の早い段
階から電源電位Ｖｄｄが中間電位になるまで所定のノー
ド３０に電荷を供給する。
位にすることができる、小型の半導体集積回路を得る。 【解決手段】 電源電位Ｖｄｄが所望の中間電位になっ
たときに反転するパワーオンリセット信号ＰＯＲを用い
て、電源電位Ｖｄｄが直接ソースに与えられるＰチャネ
ルＭＯＳトランジスタ３４によって電源投入後の早い段
階から電源電位Ｖｄｄが中間電位になるまで所定のノー
ド３０に電荷を供給する。
Description
【０００１】
【発明の属する技術分野】この発明は、２種類の電源電
位とその中間の中間電位を用いて動作する半導体集積回
路に関し、特に中間電位を供給するための中間電位発生
回路を内部に備える半導体集積回路に関するものであ
る。
位とその中間の中間電位を用いて動作する半導体集積回
路に関し、特に中間電位を供給するための中間電位発生
回路を内部に備える半導体集積回路に関するものであ
る。
【０００２】
【従来の技術】図１３は、例えば、特開平５−１２０８
７３号公報（以下、文献１という。）に記載された従来
のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）の中間電位発生回路とその周辺回路の構成を示すブ
ロック図である。図１３において、符号１は外部電源が
投入され外部電源電位ＶＣＣが予め設定された電位に達
したことを検知して検知信号ＰＯＮＡ，ＰＯＮＢを発生
する電源投入検知回路、２は外部電源電位ＶＣＣを受け
この外部電源電位ＶＣＣより低い電位の内部電源電位Ｖ
ＩＮＴを発生する内部電源回路、３は外部電源電位ＶＣ
Ｃおよび基準電圧ＶＲＥＦを受けて第１の中間電位ＨＶ
１を発生して中間電位供給接点へ供給するとともに検知
信号ＰＯＮＡが発生しかつ第１の中間電位ＨＶ１が所定
の電位となったとき中間電位供給接点への第１の中間電
位ＨＶ１の供給および中間電位発生機能を停止する大き
な中間電位駆動能力をもつ第１の中間電位発生回路、４
は内部電源電位ＶＩＮＴを受けて第２の中間電位ＨＶ２
を発生し検知信号ＰＯＮＢが発生すると中間電位供給接
点へ第１の中間電位発生回路３より小さい中間電位駆動
能力で第２の中間電位ＨＶ２を供給する第２の中間電位
発生回路を示す。図１４は、例えば文献１に記載され
た、図１３の第１の中間電位発生回路３の構成を示す回
路図である。また、図１５は、例えば文献１に記載され
た、図１３の第２の中間電位発生回路４の構成を示す回
路図である。図１６は、図１３に示した第１および第２
の中間電位発生回路３，４の動作を説明するための各部
の信号の波形図である。図１６に示すように、電源投入
検知回路１は、外部電源電位ＶＣＣが５Ｖに達したこと
を検知し、外部電源電位ＶＣＣから接地電位になる検知
信号ＰＯＮＡと、接地電位から外部電源電位ＶＣＣにな
る検知信号ＰＯＮＢとを発生する。
７３号公報（以下、文献１という。）に記載された従来
のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）の中間電位発生回路とその周辺回路の構成を示すブ
ロック図である。図１３において、符号１は外部電源が
投入され外部電源電位ＶＣＣが予め設定された電位に達
したことを検知して検知信号ＰＯＮＡ，ＰＯＮＢを発生
する電源投入検知回路、２は外部電源電位ＶＣＣを受け
この外部電源電位ＶＣＣより低い電位の内部電源電位Ｖ
ＩＮＴを発生する内部電源回路、３は外部電源電位ＶＣ
Ｃおよび基準電圧ＶＲＥＦを受けて第１の中間電位ＨＶ
１を発生して中間電位供給接点へ供給するとともに検知
信号ＰＯＮＡが発生しかつ第１の中間電位ＨＶ１が所定
の電位となったとき中間電位供給接点への第１の中間電
位ＨＶ１の供給および中間電位発生機能を停止する大き
な中間電位駆動能力をもつ第１の中間電位発生回路、４
は内部電源電位ＶＩＮＴを受けて第２の中間電位ＨＶ２
を発生し検知信号ＰＯＮＢが発生すると中間電位供給接
点へ第１の中間電位発生回路３より小さい中間電位駆動
能力で第２の中間電位ＨＶ２を供給する第２の中間電位
発生回路を示す。図１４は、例えば文献１に記載され
た、図１３の第１の中間電位発生回路３の構成を示す回
路図である。また、図１５は、例えば文献１に記載され
た、図１３の第２の中間電位発生回路４の構成を示す回
路図である。図１６は、図１３に示した第１および第２
の中間電位発生回路３，４の動作を説明するための各部
の信号の波形図である。図１６に示すように、電源投入
検知回路１は、外部電源電位ＶＣＣが５Ｖに達したこと
を検知し、外部電源電位ＶＣＣから接地電位になる検知
信号ＰＯＮＡと、接地電位から外部電源電位ＶＣＣにな
る検知信号ＰＯＮＢとを発生する。
【０００３】また、図１７は、例えば、特開平５−１１
４２９１号公報（以下、文献２という。）に記載され
た、従来の基準電圧発生回路の構成を示す回路図であ
る。従来の基準電圧発生回路は、基準電圧発生源１ｂ
と、基準電圧配線駆動回路２ｂを有し、基準電圧配線３
ｂによって内部降圧回路４ｂに基準電圧を供給する。基
準電圧発生回路１ｂは、内部降圧電位Ｖref0（＝３．３
Ｖ）を発生する。図１８は、文献２に記載された、図１
７の基準電圧発生回路の動作を説明するための各部の信
号の波形図である。電源投入時には、図１７に示したト
ランジスタＱ1とＱ2の両方がオン状態となり、短時間で
基準電圧ＶREFを引き上げることができる。図１８に示
すように、外部電源電位が４．０Ｖを越えると、図１７
に示したトランジスタＱ1はオフして電流能力の小さい
図１７に示したトランジスタＱ2だけで基準電圧を３．
３Ｖまで引き上げる。
４２９１号公報（以下、文献２という。）に記載され
た、従来の基準電圧発生回路の構成を示す回路図であ
る。従来の基準電圧発生回路は、基準電圧発生源１ｂ
と、基準電圧配線駆動回路２ｂを有し、基準電圧配線３
ｂによって内部降圧回路４ｂに基準電圧を供給する。基
準電圧発生回路１ｂは、内部降圧電位Ｖref0（＝３．３
Ｖ）を発生する。図１８は、文献２に記載された、図１
７の基準電圧発生回路の動作を説明するための各部の信
号の波形図である。電源投入時には、図１７に示したト
ランジスタＱ1とＱ2の両方がオン状態となり、短時間で
基準電圧ＶREFを引き上げることができる。図１８に示
すように、外部電源電位が４．０Ｖを越えると、図１７
に示したトランジスタＱ1はオフして電流能力の小さい
図１７に示したトランジスタＱ2だけで基準電圧を３．
３Ｖまで引き上げる。
【０００４】
【発明が解決しようとする課題】従来の中間電位発生回
路は以上のように構成されており、図１３に示したよう
に２つの中間電位発生回路を用いた場合には、駆動能力
の小さい第２の中間電位発生回路４のみを用いる場合に
比べて、中間電位供給接点の電位を速く所定の中間電位
にすることができるが、中間電位発生回路３は電源電位
と接地電位との電位差より低い電圧（電源電位ＶＣＣの
二分の一の電圧）しか発生できない。そのため、図１６
に示されているように、中間電位供給接点の電位が所定
の中間電位になるには、電源電位ＶＣＣが非常に長い時
間（中間電位に達する時間の２倍以上の時間）を必要と
するという問題があった。
路は以上のように構成されており、図１３に示したよう
に２つの中間電位発生回路を用いた場合には、駆動能力
の小さい第２の中間電位発生回路４のみを用いる場合に
比べて、中間電位供給接点の電位を速く所定の中間電位
にすることができるが、中間電位発生回路３は電源電位
と接地電位との電位差より低い電圧（電源電位ＶＣＣの
二分の一の電圧）しか発生できない。そのため、図１６
に示されているように、中間電位供給接点の電位が所定
の中間電位になるには、電源電位ＶＣＣが非常に長い時
間（中間電位に達する時間の２倍以上の時間）を必要と
するという問題があった。
【０００５】また、図１７に示した従来の基準電圧発生
回路では、差動増幅器２１によってトランジスタＱ１を
駆動して、電源電圧Ｖｄｄが所定の電圧３．３Ｖより大
きくなった４Ｖの時に基準電圧ＶREFが３．３Ｖに達す
る前にトランジスタＱ１をターンオフさせるような構成
になっており、その後は、駆動能力の小さいトランジス
タＱ２によって基準電圧ＶREFを３．３Ｖまで引き上げ
る。駆動能力の小さいトランジスタＱ２のみで３．３Ｖ
まで引き上げるので、電源電圧Ｖｄｄが３．３Ｖを越え
てからＶＲＥＦが３．３Ｖに達するまで非常に長い期間
が必要になるという問題があった。
回路では、差動増幅器２１によってトランジスタＱ１を
駆動して、電源電圧Ｖｄｄが所定の電圧３．３Ｖより大
きくなった４Ｖの時に基準電圧ＶREFが３．３Ｖに達す
る前にトランジスタＱ１をターンオフさせるような構成
になっており、その後は、駆動能力の小さいトランジス
タＱ２によって基準電圧ＶREFを３．３Ｖまで引き上げ
る。駆動能力の小さいトランジスタＱ２のみで３．３Ｖ
まで引き上げるので、電源電圧Ｖｄｄが３．３Ｖを越え
てからＶＲＥＦが３．３Ｖに達するまで非常に長い期間
が必要になるという問題があった。
【０００６】さらに、従来の半導体集積回路は、図１４
に示した駆動能力の大きな中間電位発生回路３および図
１３に示した電源投入検知回路１、並びに図１７に示し
た差動増幅器２１および図１７では省略されているが信
号φPONを発生する回路を含んで構成されており、これ
らの回路構成が複雑でレイアウト面積が大きくなるとい
う問題があった。
に示した駆動能力の大きな中間電位発生回路３および図
１３に示した電源投入検知回路１、並びに図１７に示し
た差動増幅器２１および図１７では省略されているが信
号φPONを発生する回路を含んで構成されており、これ
らの回路構成が複雑でレイアウト面積が大きくなるとい
う問題があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、電源投入後、中間電位を供給す
べきノードの電位を直ちに目的の中間電位にすることが
でき、かつレイアウト面積の小さな半導体集積回路を得
ることを目的としている。
ためになされたもので、電源投入後、中間電位を供給す
べきノードの電位を直ちに目的の中間電位にすることが
でき、かつレイアウト面積の小さな半導体集積回路を得
ることを目的としている。
【０００８】
【課題を解決するための手段】第１の発明に係る半導体
集積回路は、電源電位と接地電位の間にある中間電位を
発生し、該中間電位を前記接地電位との間で容量を持つ
所定のノードに印加するための中間電位発生回路と、前
記電源電位が印加されるソース、前記所定のノードに接
続されたドレイン、およびゲートを有する少なくとも一
つのＰチャネルＭＯＳトランジスタと、電源投入から前
記電源電位が前記中間電位に達するまでは、前記少なく
とも一つのＰチャネルＭＯＳトランジスタの前記ゲート
に前記接地電位を印加し、前記電源電位が前記中間電位
に達した以後は、前記少なくとも一つのＰチャネルＭＯ
Ｓトランジスタの前記ゲートに対して、該少なくとも一
つのＰチャネルＭＯＳトランジスタをターンオフさせる
ため前記電源電位を印加するリセット信号発生回路とを
備えることを特徴とする。
集積回路は、電源電位と接地電位の間にある中間電位を
発生し、該中間電位を前記接地電位との間で容量を持つ
所定のノードに印加するための中間電位発生回路と、前
記電源電位が印加されるソース、前記所定のノードに接
続されたドレイン、およびゲートを有する少なくとも一
つのＰチャネルＭＯＳトランジスタと、電源投入から前
記電源電位が前記中間電位に達するまでは、前記少なく
とも一つのＰチャネルＭＯＳトランジスタの前記ゲート
に前記接地電位を印加し、前記電源電位が前記中間電位
に達した以後は、前記少なくとも一つのＰチャネルＭＯ
Ｓトランジスタの前記ゲートに対して、該少なくとも一
つのＰチャネルＭＯＳトランジスタをターンオフさせる
ため前記電源電位を印加するリセット信号発生回路とを
備えることを特徴とする。
【０００９】第２の発明に係る半導体集積回路は、電源
電位と接地電位との間にある中間電位を発生し、該中間
電位を前記接地電位との間で容量を持つ所定のノードに
印加するための中間電位発生回路と、前記電源電位が印
加されるソース、前記所定のノードに接続されたドレイ
ン、およびゲートを有する少なくとも一つのＰチャネル
ＭＯＳトランジスタと、電源投入から前記所定のノード
の電位が前記中間電位に達するまでは、前記少なくとも
一つのＰチャネルＭＯＳトランジスタの前記ゲートに前
記接地電位を印加し、前記所定のノードの電位が前記中
間電位に達した以後は、前記少なくとも一つのＰチャネ
ルＭＯＳトランジスタの前記ゲートに対して、該少なく
とも一つのＰチャネルＭＯＳトランジスタをターンオフ
させるため前記電源電位を印加するリセット信号発生回
路とを備えて構成される。
電位と接地電位との間にある中間電位を発生し、該中間
電位を前記接地電位との間で容量を持つ所定のノードに
印加するための中間電位発生回路と、前記電源電位が印
加されるソース、前記所定のノードに接続されたドレイ
ン、およびゲートを有する少なくとも一つのＰチャネル
ＭＯＳトランジスタと、電源投入から前記所定のノード
の電位が前記中間電位に達するまでは、前記少なくとも
一つのＰチャネルＭＯＳトランジスタの前記ゲートに前
記接地電位を印加し、前記所定のノードの電位が前記中
間電位に達した以後は、前記少なくとも一つのＰチャネ
ルＭＯＳトランジスタの前記ゲートに対して、該少なく
とも一つのＰチャネルＭＯＳトランジスタをターンオフ
させるため前記電源電位を印加するリセット信号発生回
路とを備えて構成される。
【００１０】第３の発明に係る半導体集積回路は、第１
または第２の発明の半導体集積回路において、前記所定
のノードは、配線を含み、前記少なくとも一つのＰチャ
ネルＭＯＳトランジスタは、複数のＰチャネルＭＯＳト
ランジスタを含み、前記容量性の負荷が前記配線の全体
にわたって分布している場合に、前記複数のＰチャネル
ＭＯＳトランジスタを前記配線の全体にわたって分散し
て接続することを特徴とする。
または第２の発明の半導体集積回路において、前記所定
のノードは、配線を含み、前記少なくとも一つのＰチャ
ネルＭＯＳトランジスタは、複数のＰチャネルＭＯＳト
ランジスタを含み、前記容量性の負荷が前記配線の全体
にわたって分布している場合に、前記複数のＰチャネル
ＭＯＳトランジスタを前記配線の全体にわたって分散し
て接続することを特徴とする。
【００１１】第４の発明に係る半導体集積回路は、接地
電位との間で容量を持つ所定のノードと、前記接地電位
と電源電位との間にある第１の中間電位を発生する中間
電位発生部と、前記所定のノードと前記中間電位発生部
との間に接続され、制御信号とパワーオンリセット信号
の論理和によって出力電流をオンオフ可能に構成され、
前記中間電位発生部から受けた前記第１の中間電位を基
に、前記所定のノードに供給する電流を増幅して第２の
中間電位を前記所定のノードへ印加するカレントミラー
回路部とを備え、前記パワーオンリセット信号は、電源
投入後前記所定のノードの電位がほぼ前記第２の中間電
位に達したときに前記カレントミラー回路部をオフする
レベルに変化することを特徴とする。
電位との間で容量を持つ所定のノードと、前記接地電位
と電源電位との間にある第１の中間電位を発生する中間
電位発生部と、前記所定のノードと前記中間電位発生部
との間に接続され、制御信号とパワーオンリセット信号
の論理和によって出力電流をオンオフ可能に構成され、
前記中間電位発生部から受けた前記第１の中間電位を基
に、前記所定のノードに供給する電流を増幅して第２の
中間電位を前記所定のノードへ印加するカレントミラー
回路部とを備え、前記パワーオンリセット信号は、電源
投入後前記所定のノードの電位がほぼ前記第２の中間電
位に達したときに前記カレントミラー回路部をオフする
レベルに変化することを特徴とする。
【００１２】
実施の形態１．以下、この発明の実施の形態１による半
導体集積回路について図１ないし図４を用いて説明す
る。図１は、この発明の実施の形態１による半導体集積
回路の構成の一部を示すブロック図である。図１におい
て、符号３０は半導体集積回路中に設けられた中間電位
にすべきノード、３１は通常時にノード３０の電位を所
望の中間電位に保つための中間電位発生回路、３２は電
源電位Ｖｄｄが所望の中間電位に達したときにパワーオ
ンリセット信号ＰＯＲを変化させるパワーオンリセット
回路、３３はパワーオンリセット信号ＰＯＲを受けてそ
の反転信号ＰＯＲＢを出力するＣＭＯＳ構成のインバー
タ、３４は電源電位Ｖｄｄが与えられるソースとノード
３０に接続されたドレインとインバータ３３から反転信
号ＰＯＲＢを受けるＰチャネルＭＯＳトランジスタ、３
５はノード３０と接地電位ＧＮＤ間の容量を示してい
る。この中間電位発生回路３１は、低消費電力型のもの
が用いられ、駆動能力が低く設定されており、非常に高
い出力インピーダンスをもっている。パワーオンリセッ
ト回路３２とインバータ３３は、リセット信号発生回路
を構成する。
導体集積回路について図１ないし図４を用いて説明す
る。図１は、この発明の実施の形態１による半導体集積
回路の構成の一部を示すブロック図である。図１におい
て、符号３０は半導体集積回路中に設けられた中間電位
にすべきノード、３１は通常時にノード３０の電位を所
望の中間電位に保つための中間電位発生回路、３２は電
源電位Ｖｄｄが所望の中間電位に達したときにパワーオ
ンリセット信号ＰＯＲを変化させるパワーオンリセット
回路、３３はパワーオンリセット信号ＰＯＲを受けてそ
の反転信号ＰＯＲＢを出力するＣＭＯＳ構成のインバー
タ、３４は電源電位Ｖｄｄが与えられるソースとノード
３０に接続されたドレインとインバータ３３から反転信
号ＰＯＲＢを受けるＰチャネルＭＯＳトランジスタ、３
５はノード３０と接地電位ＧＮＤ間の容量を示してい
る。この中間電位発生回路３１は、低消費電力型のもの
が用いられ、駆動能力が低く設定されており、非常に高
い出力インピーダンスをもっている。パワーオンリセッ
ト回路３２とインバータ３３は、リセット信号発生回路
を構成する。
【００１３】図２は、図１に示した回路の動作を示す波
形図である。図２に示すように、電源が動作を開始する
と、パワーオンリセット信号ＰＯＲは、電源電位Ｖｄｄ
が高くなっていくのとほぼ同じ傾斜（電位の変化／時
間）をもって立ち上がる。インバータ３３は、ＣＭＯＳ
構成であり、インバータ３３は、電源電位Ｖｄｄがイン
バータを構成しているＰチャネルＭＯＳトランジスタの
しきい電圧を越えるまでは、その出力をローレベルに保
つ。ところで、パワーオンリセット信号ＰＯＲは、所望
の中間電位ＶMIDまでは電源電位Ｖｄｄとほぼ同じ値を
取る。そのため、所望の中間電位ＶMIDまで、インバー
タ３３は、反転信号ＰＯＲＢとしてローレベルを出力す
る。反転信号ＰＯＲＢがローレベルの間、ＰチャネルＭ
ＯＳトランジスタ３４が導通状態にあり、このトランジ
スタ３４の駆動能力を十分大きくしておくことにより、
ノード３０の電位Ｖｈは、ほぼ電源電位Ｖｄｄが高くな
るのに伴って同様に高くなる。
形図である。図２に示すように、電源が動作を開始する
と、パワーオンリセット信号ＰＯＲは、電源電位Ｖｄｄ
が高くなっていくのとほぼ同じ傾斜（電位の変化／時
間）をもって立ち上がる。インバータ３３は、ＣＭＯＳ
構成であり、インバータ３３は、電源電位Ｖｄｄがイン
バータを構成しているＰチャネルＭＯＳトランジスタの
しきい電圧を越えるまでは、その出力をローレベルに保
つ。ところで、パワーオンリセット信号ＰＯＲは、所望
の中間電位ＶMIDまでは電源電位Ｖｄｄとほぼ同じ値を
取る。そのため、所望の中間電位ＶMIDまで、インバー
タ３３は、反転信号ＰＯＲＢとしてローレベルを出力す
る。反転信号ＰＯＲＢがローレベルの間、ＰチャネルＭ
ＯＳトランジスタ３４が導通状態にあり、このトランジ
スタ３４の駆動能力を十分大きくしておくことにより、
ノード３０の電位Ｖｈは、ほぼ電源電位Ｖｄｄが高くな
るのに伴って同様に高くなる。
【００１４】所定の時刻ｔ１を経過して電源電位Ｖｄｄ
が所望の中間電位ＶMIDに達したときに、パワーオンリ
セット回路３２は、電源電位Ｖｄｄが中間電位ＶMIDと
等しくなったことを検知する。そして、パワーオンリセ
ット回路３２は、パワーオンリセット信号ＰＯＲを電源
電位Ｖｄｄの値からローレベル（接地電位ＧＮＤの値）
に変化させる。その変化に伴い、インバータ３３は、そ
の出力を電源電位Ｖｄｄの値とほぼ等しい電位に変化さ
せる。そのインバータ３３の出力をゲートで受けるＰチ
ャネルＭＯＳトランジスタ３４は、非導通状態となり、
ノード３０への電荷の供給は停止する。そのため、ノー
ド３０の電位Ｖｈは、ほぼ所望の中間電位ＶMIDと等し
くなる。中間電位発生回路３１が非常に高い出力インピ
ーダンスをもっているため、ノード３０から中間電位発
生回路３１へ流れる電流は非常に小さく、トランジスタ
３４がターンオフした後、ノード３０の電位Ｖｈは、ほ
ぼ所望の中間電位ＶMIDに保たれる。電源電位Ｖｄｄが
所定の電位ＶDDに到達した後まもない時刻ｔ２に、中間
電位発生回路３１は、正確な中間電位ＶMIDを出力す
る。この時、ノード３０の電位Ｖｈは、ほぼ所望の中間
電位ＶMIDと等しくなっていることから、中間電位発生
回路３１によって、直ちに正確な中間電位ＶMIDにな
る。
が所望の中間電位ＶMIDに達したときに、パワーオンリ
セット回路３２は、電源電位Ｖｄｄが中間電位ＶMIDと
等しくなったことを検知する。そして、パワーオンリセ
ット回路３２は、パワーオンリセット信号ＰＯＲを電源
電位Ｖｄｄの値からローレベル（接地電位ＧＮＤの値）
に変化させる。その変化に伴い、インバータ３３は、そ
の出力を電源電位Ｖｄｄの値とほぼ等しい電位に変化さ
せる。そのインバータ３３の出力をゲートで受けるＰチ
ャネルＭＯＳトランジスタ３４は、非導通状態となり、
ノード３０への電荷の供給は停止する。そのため、ノー
ド３０の電位Ｖｈは、ほぼ所望の中間電位ＶMIDと等し
くなる。中間電位発生回路３１が非常に高い出力インピ
ーダンスをもっているため、ノード３０から中間電位発
生回路３１へ流れる電流は非常に小さく、トランジスタ
３４がターンオフした後、ノード３０の電位Ｖｈは、ほ
ぼ所望の中間電位ＶMIDに保たれる。電源電位Ｖｄｄが
所定の電位ＶDDに到達した後まもない時刻ｔ２に、中間
電位発生回路３１は、正確な中間電位ＶMIDを出力す
る。この時、ノード３０の電位Ｖｈは、ほぼ所望の中間
電位ＶMIDと等しくなっていることから、中間電位発生
回路３１によって、直ちに正確な中間電位ＶMIDにな
る。
【００１５】このように、電源投入時に、パワーオンリ
セット信号ＰＯＲの反転信号ＰＯＲＢによってＰチャネ
ルＭＯＳトランジスタ３４を直接制御して、このトラン
ジスタ３４を介してノード３０を電源で直接駆動するの
で、中間電位発生回路のみでノード３０を駆動する場合
に比べて、また、差動増幅器でトランジスタを制御する
場合に比べて非常に短時間でノード３０の電位を目的の
中間電位ＶMIDにすることができる。また、追加される
回路は、パワーオンリセット回路３２以外には、インバ
ータ３３とＰチャネルＭＯＳトランジスタ３４だけであ
るのでレイアウト面積の増加はほとんどない。
セット信号ＰＯＲの反転信号ＰＯＲＢによってＰチャネ
ルＭＯＳトランジスタ３４を直接制御して、このトラン
ジスタ３４を介してノード３０を電源で直接駆動するの
で、中間電位発生回路のみでノード３０を駆動する場合
に比べて、また、差動増幅器でトランジスタを制御する
場合に比べて非常に短時間でノード３０の電位を目的の
中間電位ＶMIDにすることができる。また、追加される
回路は、パワーオンリセット回路３２以外には、インバ
ータ３３とＰチャネルＭＯＳトランジスタ３４だけであ
るのでレイアウト面積の増加はほとんどない。
【００１６】次に、中間電位発生回路３１の構成の一例
を図３に示す。図３の中間電位発生回路は、ドレインと
電源電位Ｖｄｄが与えられるソースと接地電位ＧＮＤが
与えられるゲートを持つＰチャネルＭＯＳトランジスタ
Ｑ２０、ゲートとドレインとトランジスタＱ２０のドレ
インに接続されたソースとトランジスタＱ２０のドレイ
ンに接続された基板を持つＰチャネルＭＯＳトランジス
タＱ２１、トランジスタＱ２１のソースに接続されたド
レインとトランジスタＱ２１のゲートおよびトランジス
タＱ２１のドレインに接続されたゲートと接地電位ＧＮ
Ｄが与えれるソースを持つＮチャネルＭＯＳトランジス
タＱ２２、接地電位ＧＮＤが与えられるソースとトラン
ジスタＱ２２のゲートに接続されたゲートとトランジス
タＱ２２のゲートに接続されたドレインを持つＮチャネ
ルＭＯＳトランジスタＱ２３、ゲートと電源電位Ｖｄｄ
が与えられるソースとトランジスタＱ２３のドレインに
接続されたドレインを持つＰチャネルＭＯＳトランジス
タＱ２４、電源電位Ｖｄｄが与えられるソースとトラン
ジスタＱ２４のゲートに接続されたゲートとトランジス
タＱ２４のゲートに接続されたドレインを持つＰチャネ
ルＭＯＳトランジスタＱ２５、ソースとトランジスタＱ
２３のゲートに接続されたゲートとトランジスタＱ２５
のドレインに接続されたドレインを持つＮチャネルＭＯ
ＳトランジスタＱ２６、トランジスタＱ２６のソースに
接続された一方端と接地電位ＧＮＤが与えられる他方端
を持つ抵抗Ｒ１０、電源電位Ｖｄｄが与えられるソース
とトランジスタＱ２５のドレインに接続されたゲートと
ノード３０に接続されたドレインを持つＰチャネルＭＯ
ＳトランジスタＱ２７、エミッタとトランジスタＱ２７
のドレインに接続されたコレクタとトランジスタＱ２７
のドレインに接続されたベースを持つＮＰＮトランジス
タＱ２８、並びにトランジスタＱ２８のエミッタに接続
された一方端と接地電位ＧＮＤが与えられる他方端を持
つ抵抗Ｒ１１を含んで構成されている。直列に接続され
たトランジスタＱ２７とトランジスタＱ２８と抵抗Ｒ１
１からなる直列体の両端は、それぞれ、電源電位Ｖｄｄ
と接地電位ＧＮＤになっている。そのため、ノード３０
には、接地電位ＧＮＤよりもトランジスタＱ２８と抵抗
Ｒ１１で発生する電圧分だけ高い電位Ｖｈが発生する。
を図３に示す。図３の中間電位発生回路は、ドレインと
電源電位Ｖｄｄが与えられるソースと接地電位ＧＮＤが
与えられるゲートを持つＰチャネルＭＯＳトランジスタ
Ｑ２０、ゲートとドレインとトランジスタＱ２０のドレ
インに接続されたソースとトランジスタＱ２０のドレイ
ンに接続された基板を持つＰチャネルＭＯＳトランジス
タＱ２１、トランジスタＱ２１のソースに接続されたド
レインとトランジスタＱ２１のゲートおよびトランジス
タＱ２１のドレインに接続されたゲートと接地電位ＧＮ
Ｄが与えれるソースを持つＮチャネルＭＯＳトランジス
タＱ２２、接地電位ＧＮＤが与えられるソースとトラン
ジスタＱ２２のゲートに接続されたゲートとトランジス
タＱ２２のゲートに接続されたドレインを持つＮチャネ
ルＭＯＳトランジスタＱ２３、ゲートと電源電位Ｖｄｄ
が与えられるソースとトランジスタＱ２３のドレインに
接続されたドレインを持つＰチャネルＭＯＳトランジス
タＱ２４、電源電位Ｖｄｄが与えられるソースとトラン
ジスタＱ２４のゲートに接続されたゲートとトランジス
タＱ２４のゲートに接続されたドレインを持つＰチャネ
ルＭＯＳトランジスタＱ２５、ソースとトランジスタＱ
２３のゲートに接続されたゲートとトランジスタＱ２５
のドレインに接続されたドレインを持つＮチャネルＭＯ
ＳトランジスタＱ２６、トランジスタＱ２６のソースに
接続された一方端と接地電位ＧＮＤが与えられる他方端
を持つ抵抗Ｒ１０、電源電位Ｖｄｄが与えられるソース
とトランジスタＱ２５のドレインに接続されたゲートと
ノード３０に接続されたドレインを持つＰチャネルＭＯ
ＳトランジスタＱ２７、エミッタとトランジスタＱ２７
のドレインに接続されたコレクタとトランジスタＱ２７
のドレインに接続されたベースを持つＮＰＮトランジス
タＱ２８、並びにトランジスタＱ２８のエミッタに接続
された一方端と接地電位ＧＮＤが与えられる他方端を持
つ抵抗Ｒ１１を含んで構成されている。直列に接続され
たトランジスタＱ２７とトランジスタＱ２８と抵抗Ｒ１
１からなる直列体の両端は、それぞれ、電源電位Ｖｄｄ
と接地電位ＧＮＤになっている。そのため、ノード３０
には、接地電位ＧＮＤよりもトランジスタＱ２８と抵抗
Ｒ１１で発生する電圧分だけ高い電位Ｖｈが発生する。
【００１７】次に、パワーオンリセット回路３２の構成
の一例を図４に示す。図４のパワーオンリセット回路
は、ゲートとドレインと電源電位Ｖｄｄが与えられるソ
ースを持つＰチャネルＭＯＳトランジスタＱ３０、トラ
ンジスタＱ３０のドレインに接続されたソースとトラン
ジスタＱ３０のドレインに接続されたゲートとトランジ
スタＱ３０のドレインに接続されたドレインを持つＰチ
ャネルＭＯＳトランジスタＱ３１、トランジスタＱ３０
のドレインに接続されたゲートと接地電位ＧＮＤが与え
られるソースと接地電位ＧＮＤが与えられるドレインを
持つＮチャネルＭＯＳトランジスタＱ３２、トランジス
タＱ３２のゲートに接続された一方端と接地電位ＧＮＤ
が与えられる他方端を持つ抵抗Ｒ２０、ドレインと電源
電位Ｖｄｄが与えられるソースと抵抗Ｒ２０の一方端に
接続されたゲートを持つＰチャネルＭＯＳトランジスタ
Ｑ３３、トランジスタＱ３３のドレインに接続されたド
レインと接地電位ＧＮＤが与えられるソースと抵抗Ｒ２
０の一方端に接続されたゲートを持つＮチャネルＭＯＳ
トランジスタＱ３４、トランジスタＱ３４のドレインに
接続されたゲートと電源電位Ｖｄｄが与えられるドレイ
ンと電源電位Ｖｄｄが与えられるソースを持つＰチャネ
ルＭＯＳトランジスタＱ３５、トランジスタＱ３５のゲ
ートに接続されたゲートと電源電位Ｖｄｄが与えられる
ソースとトランジスタＱ３４のゲートに接続されたドレ
インを持つＰチャネルＭＯＳトランジスタＱ３６、トラ
ンジスタＱ３６のドレインに接続されたドレインとトラ
ンジスタＱ３６のゲートに接続されたゲートと接地電位
ＧＮＤが与えられるソースを持つＮチャネルＭＯＳトラ
ンジスタＱ３７、出力端とトランジスタＱ３３およびＱ
３４のドレインに接続された入力端を持ち電源電位Ｖｄ
ｄと接地電位ＧＮＤが与えられて動作するＣＭＯＳ構成
のインバータ４０、並びにパワーオンリセット信号ＰＯ
Ｒを出力する出力端とインバータ４０の出力端に接続さ
れた入力端を持ち電源電位Ｖｄｄと接地電位ＧＮＤが与
えられて動作するＣＭＯＳ構成のインバータ４１を含ん
で構成されている。
の一例を図４に示す。図４のパワーオンリセット回路
は、ゲートとドレインと電源電位Ｖｄｄが与えられるソ
ースを持つＰチャネルＭＯＳトランジスタＱ３０、トラ
ンジスタＱ３０のドレインに接続されたソースとトラン
ジスタＱ３０のドレインに接続されたゲートとトランジ
スタＱ３０のドレインに接続されたドレインを持つＰチ
ャネルＭＯＳトランジスタＱ３１、トランジスタＱ３０
のドレインに接続されたゲートと接地電位ＧＮＤが与え
られるソースと接地電位ＧＮＤが与えられるドレインを
持つＮチャネルＭＯＳトランジスタＱ３２、トランジス
タＱ３２のゲートに接続された一方端と接地電位ＧＮＤ
が与えられる他方端を持つ抵抗Ｒ２０、ドレインと電源
電位Ｖｄｄが与えられるソースと抵抗Ｒ２０の一方端に
接続されたゲートを持つＰチャネルＭＯＳトランジスタ
Ｑ３３、トランジスタＱ３３のドレインに接続されたド
レインと接地電位ＧＮＤが与えられるソースと抵抗Ｒ２
０の一方端に接続されたゲートを持つＮチャネルＭＯＳ
トランジスタＱ３４、トランジスタＱ３４のドレインに
接続されたゲートと電源電位Ｖｄｄが与えられるドレイ
ンと電源電位Ｖｄｄが与えられるソースを持つＰチャネ
ルＭＯＳトランジスタＱ３５、トランジスタＱ３５のゲ
ートに接続されたゲートと電源電位Ｖｄｄが与えられる
ソースとトランジスタＱ３４のゲートに接続されたドレ
インを持つＰチャネルＭＯＳトランジスタＱ３６、トラ
ンジスタＱ３６のドレインに接続されたドレインとトラ
ンジスタＱ３６のゲートに接続されたゲートと接地電位
ＧＮＤが与えられるソースを持つＮチャネルＭＯＳトラ
ンジスタＱ３７、出力端とトランジスタＱ３３およびＱ
３４のドレインに接続された入力端を持ち電源電位Ｖｄ
ｄと接地電位ＧＮＤが与えられて動作するＣＭＯＳ構成
のインバータ４０、並びにパワーオンリセット信号ＰＯ
Ｒを出力する出力端とインバータ４０の出力端に接続さ
れた入力端を持ち電源電位Ｖｄｄと接地電位ＧＮＤが与
えられて動作するＣＭＯＳ構成のインバータ４１を含ん
で構成されている。
【００１８】トランジスタＱ３０のドレインは、トラン
ジスタＱ３４のゲートに接続されており、トランジスタ
Ｑ３４がターンオンするしきい電圧やトランジスタＱ３
０および抵抗Ｒ２０の抵抗値を調整することにより、パ
ワーオンリセット信号ＰＯＲを変化させる電位を任意に
設定できる。このことを利用して、パワーオンリセット
信号ＰＯＲを変化させる電位を所望の中間電位ＶMIDに
設定する。前述のように設定した状態で、電源投入時
に、電源電位Ｖｄｄが中間電位ＶMIDに達すると、トラ
ンジスタＱ３４がターンオンして、インバータ４１から
出力されるパワーオンリセット信号ＰＯＲは、ローレベ
ルに変化する。それと同時に、トランジスタＱ３６がタ
ーンオンするため、トランジスタＱ３３，Ｑ３４のゲー
トはハイレベルに固定される。なお、トランジスタＱ３
１は、図４に示した状態では働いていないが、トランジ
スタＱ３４がターンオンする電位を調整する際に、トラ
ンジスタＱ３０，Ｑ３１のゲート間を切り放して用いる
ことができる。
ジスタＱ３４のゲートに接続されており、トランジスタ
Ｑ３４がターンオンするしきい電圧やトランジスタＱ３
０および抵抗Ｒ２０の抵抗値を調整することにより、パ
ワーオンリセット信号ＰＯＲを変化させる電位を任意に
設定できる。このことを利用して、パワーオンリセット
信号ＰＯＲを変化させる電位を所望の中間電位ＶMIDに
設定する。前述のように設定した状態で、電源投入時
に、電源電位Ｖｄｄが中間電位ＶMIDに達すると、トラ
ンジスタＱ３４がターンオンして、インバータ４１から
出力されるパワーオンリセット信号ＰＯＲは、ローレベ
ルに変化する。それと同時に、トランジスタＱ３６がタ
ーンオンするため、トランジスタＱ３３，Ｑ３４のゲー
トはハイレベルに固定される。なお、トランジスタＱ３
１は、図４に示した状態では働いていないが、トランジ
スタＱ３４がターンオンする電位を調整する際に、トラ
ンジスタＱ３０，Ｑ３１のゲート間を切り放して用いる
ことができる。
【００１９】実施の形態２．次に、この発明の実施の形
態２による半導体集積回路について図５を用いて説明す
る。図５は、この発明の実施の形態２による半導体集積
回路の構成の一部を示すブロック図である。図５におい
て、５０はトランジスタＱ３４をターンオフするための
タイミングを決定する信号ＰＯＲを出力する信号生成回
路であり、その他図１と同一符号のものは図１の同一符
号部分に相当する部分である。
態２による半導体集積回路について図５を用いて説明す
る。図５は、この発明の実施の形態２による半導体集積
回路の構成の一部を示すブロック図である。図５におい
て、５０はトランジスタＱ３４をターンオフするための
タイミングを決定する信号ＰＯＲを出力する信号生成回
路であり、その他図１と同一符号のものは図１の同一符
号部分に相当する部分である。
【００２０】また、信号生成回路５０が図４に示したパ
ワーオンリセット回路と異なる点は、トランジスタＱ３
０に代えてＰチャネルＭＯＳトランジスタＱ３０Ａを用
いている点と、トランジスタＱ３３，Ｑ３４のドレイン
をインバータ３３に直接接続している点の２つの点であ
る。信号生成回路５０とインバータ３３は、リセット信
号発生回路を構成する。トランジスタＱ３０Ａとトラン
ジスタＱ３０は、そのソースが接続されているノードが
異なり、トランジスタＱ３０のソースに電源電位Ｖｄｄ
が与えられるのに対し、トランジスタＱ３０Ａのソース
にはノード３０の電位Ｖｈが与えられる。
ワーオンリセット回路と異なる点は、トランジスタＱ３
０に代えてＰチャネルＭＯＳトランジスタＱ３０Ａを用
いている点と、トランジスタＱ３３，Ｑ３４のドレイン
をインバータ３３に直接接続している点の２つの点であ
る。信号生成回路５０とインバータ３３は、リセット信
号発生回路を構成する。トランジスタＱ３０Ａとトラン
ジスタＱ３０は、そのソースが接続されているノードが
異なり、トランジスタＱ３０のソースに電源電位Ｖｄｄ
が与えられるのに対し、トランジスタＱ３０Ａのソース
にはノード３０の電位Ｖｈが与えられる。
【００２１】信号生成回路５０から出力される信号ＰＯ
Ｒは、ノード３０の電位Ｖｈが所望の中間電位ＶMIDに
達したときに反転する。従って、信号生成回路５０から
出力される信号ＰＯＲは、図１および図２に示したパワ
ーオンリセット信号ＰＯＲとほぼ同じである。しかし、
信号生成回路５０が直接ノード３０の電位Ｖｈを検出し
ているので、信号生成回路５０から出力される信号ＰＯ
Ｒが反転するタイミングの確度はパワーオンリセット回
路３２を用いるのに比べて高くなる。なお、この半導体
集積回路の動作については、図４を用いて説明した実施
の形態１の半導体集積回路の動作とほぼ同じになる。
Ｒは、ノード３０の電位Ｖｈが所望の中間電位ＶMIDに
達したときに反転する。従って、信号生成回路５０から
出力される信号ＰＯＲは、図１および図２に示したパワ
ーオンリセット信号ＰＯＲとほぼ同じである。しかし、
信号生成回路５０が直接ノード３０の電位Ｖｈを検出し
ているので、信号生成回路５０から出力される信号ＰＯ
Ｒが反転するタイミングの確度はパワーオンリセット回
路３２を用いるのに比べて高くなる。なお、この半導体
集積回路の動作については、図４を用いて説明した実施
の形態１の半導体集積回路の動作とほぼ同じになる。
【００２２】実施の形態３．次に、この発明の実施の形
態３による半導体集積回路について図６を用いて説明す
る。図６はこの発明の実施の形態３による半導体集積回
路の構成の一部を示すブロック図である。図６におい
て、符号６０は図１のノード３０に相当するものである
が距離を置いて設けられた多数のトランジスタのゲート
に接続されるとか非常に長い配線が接続されているなど
比較的大きな容量が分布している場合の配線を示してい
る。また、図６のパワーオンリセット回路３２Ａとイン
バータ３３ＡとＰチャネルＭＯＳトランジスタ３４Ａか
らなる構成は、図１のパワーオンリセット回路３２とイ
ンバータ３３とＰチャネルＭＯＳトランジスタ３４に相
当する構成である。また、パワーオンリセット回路３２
Ｂとインバータ３３ＢとＰチャネルＭＯＳトランジスタ
３４Ｂ、およびパワーオンリセット回路３２Ｃとインバ
ータ３３ＣとＰチャネルＭＯＳトランジスタ３４Ｃも、
図１に示したものと同様の構成である。
態３による半導体集積回路について図６を用いて説明す
る。図６はこの発明の実施の形態３による半導体集積回
路の構成の一部を示すブロック図である。図６におい
て、符号６０は図１のノード３０に相当するものである
が距離を置いて設けられた多数のトランジスタのゲート
に接続されるとか非常に長い配線が接続されているなど
比較的大きな容量が分布している場合の配線を示してい
る。また、図６のパワーオンリセット回路３２Ａとイン
バータ３３ＡとＰチャネルＭＯＳトランジスタ３４Ａか
らなる構成は、図１のパワーオンリセット回路３２とイ
ンバータ３３とＰチャネルＭＯＳトランジスタ３４に相
当する構成である。また、パワーオンリセット回路３２
Ｂとインバータ３３ＢとＰチャネルＭＯＳトランジスタ
３４Ｂ、およびパワーオンリセット回路３２Ｃとインバ
ータ３３ＣとＰチャネルＭＯＳトランジスタ３４Ｃも、
図１に示したものと同様の構成である。
【００２３】図６に示すように、パワーオンリセット回
路３２Ａ〜３２Ｃとインバータ３３Ａ〜３３ＣとＰチャ
ネルＭＯＳトランジスタ３４Ａ〜３４Ｃで構成される３
つの回路を、配線６０に分散的に配置する。このように
接続することにより、配線６０が２次元的あるいは３次
元的に配置されていて、容量成分が分布している場合に
も、配線６０のいずれの点もほぼ同時刻に、かつ場所に
よる誤差を小さくして均一に所望の中間電位にすること
ができる。
路３２Ａ〜３２Ｃとインバータ３３Ａ〜３３ＣとＰチャ
ネルＭＯＳトランジスタ３４Ａ〜３４Ｃで構成される３
つの回路を、配線６０に分散的に配置する。このように
接続することにより、配線６０が２次元的あるいは３次
元的に配置されていて、容量成分が分布している場合に
も、配線６０のいずれの点もほぼ同時刻に、かつ場所に
よる誤差を小さくして均一に所望の中間電位にすること
ができる。
【００２４】なお、上記実施の形態３の説明では、パワ
ーオンリセット回路３２Ａ〜３２Ｃを用いたが、実施の
形態２の信号生成回路５０を用いてもよく、上記実施の
形態３と同様の効果を奏する。また、配置されるトラン
ジスタ数は配線容量に合わせて設定される。また、パワ
ーオンリセット回路３２Ａ〜３２Ｃを共通化してもよく
上記実施の形態と同様の効果を奏する。
ーオンリセット回路３２Ａ〜３２Ｃを用いたが、実施の
形態２の信号生成回路５０を用いてもよく、上記実施の
形態３と同様の効果を奏する。また、配置されるトラン
ジスタ数は配線容量に合わせて設定される。また、パワ
ーオンリセット回路３２Ａ〜３２Ｃを共通化してもよく
上記実施の形態と同様の効果を奏する。
【００２５】実施の形態４．次に、この発明の実施の形
態４による半導体集積回路について図７ないし図９を用
いて説明する。図７はこの発明の実施の形態４による半
導体集積回路の構成を説明するためのブロック図であ
る。図７に示した回路は、この発明の実施の形態４の前
提となる回路構成である。図７において、７１は低消費
電力型の中間電位発生回路の後段にカレントミラー回路
部を接続することによって駆動能力を大きくするととも
に外部からの制御信号ＣＥＡによって出力が制御できる
ように構成されている中間電位発生回路である。図９
は、図７に示した中間電位発生回路７１の構成の一例を
示す回路図である。図９において、７３は図３に示した
ものと同様の構成の低消費電力型の中間電位発生部、７
４は中間電位発生部７３が出力する中間電位に応じて中
間電位Ｖｈを出力するカレントミラー回路部である。駆
動能力を大きくするとともに中間電位ＶMIDを印加する
必要のない時には制御信号ＣＥＡによって、カレントミ
ラー回路部７４を非動作状態とすることで、消費電力の
節約を行っている。
態４による半導体集積回路について図７ないし図９を用
いて説明する。図７はこの発明の実施の形態４による半
導体集積回路の構成を説明するためのブロック図であ
る。図７に示した回路は、この発明の実施の形態４の前
提となる回路構成である。図７において、７１は低消費
電力型の中間電位発生回路の後段にカレントミラー回路
部を接続することによって駆動能力を大きくするととも
に外部からの制御信号ＣＥＡによって出力が制御できる
ように構成されている中間電位発生回路である。図９
は、図７に示した中間電位発生回路７１の構成の一例を
示す回路図である。図９において、７３は図３に示した
ものと同様の構成の低消費電力型の中間電位発生部、７
４は中間電位発生部７３が出力する中間電位に応じて中
間電位Ｖｈを出力するカレントミラー回路部である。駆
動能力を大きくするとともに中間電位ＶMIDを印加する
必要のない時には制御信号ＣＥＡによって、カレントミ
ラー回路部７４を非動作状態とすることで、消費電力の
節約を行っている。
【００２６】カレントミラー回路部７４は、ドレインと
トランジスタＱ２７のドレインに接続されたゲートと接
地電位ＧＮＤが与えられるソースを持つＮチャネルＭＯ
ＳトランジスタＱ４０、ドレインと制御信号ＣＥＡが与
えられるゲートとトランジスタＱ４０のドレインに接続
されたソースを持つＮチャネルＭＯＳトランジスタＱ４
１、電源電位Ｖｄｄが与えられるソースとトランジスタ
Ｑ４１のドレインに接続されたドレインとトランジスタ
Ｑ４１のドレインに接続されたゲートを持つＰチャネル
ＭＯＳトランジスタＱ４２、ドレインとトランジスタＱ
４２のゲートに接続されたゲートと電源電位Ｖｄｄが与
えられるソースを持つＰチャネルＭＯＳトランジスタＱ
４３、接地電位ＧＮＤが与えられるソースとトランジス
タＱ４３のドレインに接続されたドレインとトランジス
タＱ４３のドレインに接続されたゲートを持つＮチャネ
ルＭＯＳトランジスタＱ４４、トランジスタＱ４３のド
レインに接続された一方電流電極とノード７２に接続さ
れた他方電流電極と制御信号ＣＥＡが与えれられるゲー
トを持つＮチャネルＭＯＳトランジスタＱ４５、ゲート
とトランジスタＱ４３のドレインに接続された一方電流
電極とノード７２に接続された他方電流電極を持つＰチ
ャネルＭＯＳトランジスタＱ４６、および制御信号ＣＥ
Ａが与えられる入力端とトランジスタＱ４６のゲートに
接続された出力端を持つインバータ７５で構成されてい
る。トランジスタＱ４５，Ｑ４６はトランスミッション
ゲートを構成している。
トランジスタＱ２７のドレインに接続されたゲートと接
地電位ＧＮＤが与えられるソースを持つＮチャネルＭＯ
ＳトランジスタＱ４０、ドレインと制御信号ＣＥＡが与
えられるゲートとトランジスタＱ４０のドレインに接続
されたソースを持つＮチャネルＭＯＳトランジスタＱ４
１、電源電位Ｖｄｄが与えられるソースとトランジスタ
Ｑ４１のドレインに接続されたドレインとトランジスタ
Ｑ４１のドレインに接続されたゲートを持つＰチャネル
ＭＯＳトランジスタＱ４２、ドレインとトランジスタＱ
４２のゲートに接続されたゲートと電源電位Ｖｄｄが与
えられるソースを持つＰチャネルＭＯＳトランジスタＱ
４３、接地電位ＧＮＤが与えられるソースとトランジス
タＱ４３のドレインに接続されたドレインとトランジス
タＱ４３のドレインに接続されたゲートを持つＮチャネ
ルＭＯＳトランジスタＱ４４、トランジスタＱ４３のド
レインに接続された一方電流電極とノード７２に接続さ
れた他方電流電極と制御信号ＣＥＡが与えれられるゲー
トを持つＮチャネルＭＯＳトランジスタＱ４５、ゲート
とトランジスタＱ４３のドレインに接続された一方電流
電極とノード７２に接続された他方電流電極を持つＰチ
ャネルＭＯＳトランジスタＱ４６、および制御信号ＣＥ
Ａが与えられる入力端とトランジスタＱ４６のゲートに
接続された出力端を持つインバータ７５で構成されてい
る。トランジスタＱ４５，Ｑ４６はトランスミッション
ゲートを構成している。
【００２７】図７に示した回路の動作を図１０に示す。
制御信号ＣＥＡは、時刻ｔ３とｔ４の間、ｔ５とｔ６の
間、ｔ７とｔ８の間、ｔ９とｔ１０の間、およびｔ１１
とｔ１２の間で電源電位ＶＤＤを、それ以外の区間で接
地電位ＧＮＤ（０Ｖ電位）をとる。カレントミラー回路
部７４は、制御信号ＣＥＡがローレベル（０Ｖ電位）の
間、トランジスタＱ４１，Ｑ４５，Ｑ４６がオフ状態と
なるため、ノード７２に電荷を供給しない。そのため、
時刻ｔ３とｔ４の間では、カレントミラー回路部７４が
動作している期間が短すぎて、ノード７２の電位Ｖｈを
所望の中間電位ＶMIDにすることができない。時刻ｔ５
と時刻ｔ６の間でも時刻ｔ３とｔ４の間と同様に、ノー
ド７２の電位Ｖｈを中間電位ＶMIDにすることはできな
い。そして、時刻ｔ７とｔ８の間でやっと電位Ｖｈは中
間電位ＶMIDに達する。図１０に示すように、駆動能力
の大きなカレントミラー回路部７４を低消費電力型の中
間電位発生部７３の後段に設けても、制御信号ＣＥＡで
制御するので、中間電位発生回路７１は、初動の段階
で、ノード７２の電位Ｖｈを中間電位ＶMIDとしておく
ことができない。
制御信号ＣＥＡは、時刻ｔ３とｔ４の間、ｔ５とｔ６の
間、ｔ７とｔ８の間、ｔ９とｔ１０の間、およびｔ１１
とｔ１２の間で電源電位ＶＤＤを、それ以外の区間で接
地電位ＧＮＤ（０Ｖ電位）をとる。カレントミラー回路
部７４は、制御信号ＣＥＡがローレベル（０Ｖ電位）の
間、トランジスタＱ４１，Ｑ４５，Ｑ４６がオフ状態と
なるため、ノード７２に電荷を供給しない。そのため、
時刻ｔ３とｔ４の間では、カレントミラー回路部７４が
動作している期間が短すぎて、ノード７２の電位Ｖｈを
所望の中間電位ＶMIDにすることができない。時刻ｔ５
と時刻ｔ６の間でも時刻ｔ３とｔ４の間と同様に、ノー
ド７２の電位Ｖｈを中間電位ＶMIDにすることはできな
い。そして、時刻ｔ７とｔ８の間でやっと電位Ｖｈは中
間電位ＶMIDに達する。図１０に示すように、駆動能力
の大きなカレントミラー回路部７４を低消費電力型の中
間電位発生部７３の後段に設けても、制御信号ＣＥＡで
制御するので、中間電位発生回路７１は、初動の段階
で、ノード７２の電位Ｖｈを中間電位ＶMIDとしておく
ことができない。
【００２８】図８は、半導体集積回路中に設けられ、電
源が投入されて間もない初動段階からノード７２の電位
Ｖｈを中間電位ＶMIDとしておける信号制御型の中間電
位発生回路の構成を示すブロック図である。図８におい
て、３２はパワーオンリセット信号ＰＯＲを出力するパ
ワーオンリセット回路、７０はパワーオンリセット信号
ＰＯＲと制御信号ＣＥＡの論理和をとり制御信号ＣＥＢ
を出力するＯＲゲート、７１は制御信号ＣＥＢにより制
御される中間電位発生回路である。中間電位発生回路７
１の構成は、図７に示したものと同じであり、図７と図
８の中間電位発生回路７１を比べると与えられる制御信
号が異なるだけである。また、パワーオンリセット回路
３２は、図４に示しものと同様に構成することができ
る。ただし、パワーオンリセット信号ＰＯＲは、ノード
７２が所望の中間電位ＶMIDに達したときに接地電位に
なるよう設定されるのが好ましい。なお、パワーオンリ
セット信号ＰＯＲを変化させるタイミングを与えるの
は、ノード７２の電位Ｖｈであってもよく、また、電源
電位Ｖｄｄであってもよい。電源電位Ｖｄｄを用いると
きは、電源電位Ｖｄｄとノード７２の電位Ｖｈの関係に
応じてパワーオンリセット信号ＰＯＲを変化させる電位
を設定する。
源が投入されて間もない初動段階からノード７２の電位
Ｖｈを中間電位ＶMIDとしておける信号制御型の中間電
位発生回路の構成を示すブロック図である。図８におい
て、３２はパワーオンリセット信号ＰＯＲを出力するパ
ワーオンリセット回路、７０はパワーオンリセット信号
ＰＯＲと制御信号ＣＥＡの論理和をとり制御信号ＣＥＢ
を出力するＯＲゲート、７１は制御信号ＣＥＢにより制
御される中間電位発生回路である。中間電位発生回路７
１の構成は、図７に示したものと同じであり、図７と図
８の中間電位発生回路７１を比べると与えられる制御信
号が異なるだけである。また、パワーオンリセット回路
３２は、図４に示しものと同様に構成することができ
る。ただし、パワーオンリセット信号ＰＯＲは、ノード
７２が所望の中間電位ＶMIDに達したときに接地電位に
なるよう設定されるのが好ましい。なお、パワーオンリ
セット信号ＰＯＲを変化させるタイミングを与えるの
は、ノード７２の電位Ｖｈであってもよく、また、電源
電位Ｖｄｄであってもよい。電源電位Ｖｄｄを用いると
きは、電源電位Ｖｄｄとノード７２の電位Ｖｈの関係に
応じてパワーオンリセット信号ＰＯＲを変化させる電位
を設定する。
【００２９】図１１は、パワーオンリセット信号ＰＯＲ
と電源電位Ｖｄｄとの関係を示すグラフであり、図１２
は、図８の半導体集積回路における制御信号ＣＥＢとノ
ード７２の電位Ｖｈの関係を示すグラフである。図１２
に示すように、制御信号ＣＥＢは、図１０に示した制御
信号ＣＥＡと図１１に示したパワーオンリセット信号Ｐ
ＯＲの論理和をとって生成される。そのため、中間電位
発生回路７１は、電源投入時点（原点）から時刻ｔ１４
までの間に、ノード７２に電荷を供給する。そのため、
ノード７２の電位Ｖｈは、制御信号ＣＥＡが活性化され
る前にほぼ中間電位ＶMIDになっており、中間電位発生
回路７１を用いる半導体集積回路に対しても、初動状態
から正確な動作を期待できる。
と電源電位Ｖｄｄとの関係を示すグラフであり、図１２
は、図８の半導体集積回路における制御信号ＣＥＢとノ
ード７２の電位Ｖｈの関係を示すグラフである。図１２
に示すように、制御信号ＣＥＢは、図１０に示した制御
信号ＣＥＡと図１１に示したパワーオンリセット信号Ｐ
ＯＲの論理和をとって生成される。そのため、中間電位
発生回路７１は、電源投入時点（原点）から時刻ｔ１４
までの間に、ノード７２に電荷を供給する。そのため、
ノード７２の電位Ｖｈは、制御信号ＣＥＡが活性化され
る前にほぼ中間電位ＶMIDになっており、中間電位発生
回路７１を用いる半導体集積回路に対しても、初動状態
から正確な動作を期待できる。
【００３０】そして、パワーオンリセット信号ＰＯＲが
ローレベルになった後は、制御信号ＣＥＡによって必要
なときのみ中間電位ＶMIDを保つようにカレントミラー
回路部７４が動作状態となるので、中間電位発生回路７
１は、大きな駆動能力と低消費電力という相反する機能
を同時に発揮することができる。
ローレベルになった後は、制御信号ＣＥＡによって必要
なときのみ中間電位ＶMIDを保つようにカレントミラー
回路部７４が動作状態となるので、中間電位発生回路７
１は、大きな駆動能力と低消費電力という相反する機能
を同時に発揮することができる。
【００３１】なお、上記実施の形態４では、パワーオン
リセット回路３２を用いたが、実施の形態２で説明した
信号生成回路５０を用いてもよく、上記実施の形態と同
様の効果を奏する。
リセット回路３２を用いたが、実施の形態２で説明した
信号生成回路５０を用いてもよく、上記実施の形態と同
様の効果を奏する。
【００３２】
【発明の効果】以上説明したように、請求項１記載の発
明の半導体集積回路によれば、電源が投入されて電源電
位が中間電位に達するまでは、ＰチャネルＭＯＳトラン
ジスタのゲートには第２の接地電位が与えられているの
で、所定のノードはＰチャネルＭＯＳトランジスタによ
りほぼ電源電位と同様に上昇する。そして、リセット信
号発生回路によってＰチャネルＭＯＳトランジスタがオ
フするときには、所定のノードが中間電位になるように
構成されているので、電源投入後、中間電位を供給すべ
き所定のノードの電位を直ちに目的の中間電位にするこ
とができるという効果がある。また、リセット信号発生
回路以外には、ＰチャネルＭＯＳトランジスタの追加だ
けでよく、レイアウト面積を小さくして半導体集積回路
の集積度を向上することができるという効果がある。
明の半導体集積回路によれば、電源が投入されて電源電
位が中間電位に達するまでは、ＰチャネルＭＯＳトラン
ジスタのゲートには第２の接地電位が与えられているの
で、所定のノードはＰチャネルＭＯＳトランジスタによ
りほぼ電源電位と同様に上昇する。そして、リセット信
号発生回路によってＰチャネルＭＯＳトランジスタがオ
フするときには、所定のノードが中間電位になるように
構成されているので、電源投入後、中間電位を供給すべ
き所定のノードの電位を直ちに目的の中間電位にするこ
とができるという効果がある。また、リセット信号発生
回路以外には、ＰチャネルＭＯＳトランジスタの追加だ
けでよく、レイアウト面積を小さくして半導体集積回路
の集積度を向上することができるという効果がある。
【００３３】請求項２記載の発明の半導体集積回路によ
れば、電源が投入されて所定のノードの電位が中間電位
に達するまでは、ＰチャネルＭＯＳトランジスタのゲー
トには接地電位が与えられているので、所定のノードは
ＰチャネルＭＯＳトランジスタによりほぼ電源電位と同
様に上昇する。そして、リセット信号発生回路によって
ＰチャネルＭＯＳトランジスタがオフするときには、所
定のノードが中間電位になるように構成されているの
で、電源投入後、中間電位を供給すべき所定のノードの
電位を直ちに目的の中間電位にすることができるという
効果がある。また、リセット信号発生回路以外には、Ｐ
チャネルＭＯＳトランジスタの追加だけでよく、レイア
ウト面積を小さくして半導体集積回路の集積度を向上す
ることができるという効果がある。
れば、電源が投入されて所定のノードの電位が中間電位
に達するまでは、ＰチャネルＭＯＳトランジスタのゲー
トには接地電位が与えられているので、所定のノードは
ＰチャネルＭＯＳトランジスタによりほぼ電源電位と同
様に上昇する。そして、リセット信号発生回路によって
ＰチャネルＭＯＳトランジスタがオフするときには、所
定のノードが中間電位になるように構成されているの
で、電源投入後、中間電位を供給すべき所定のノードの
電位を直ちに目的の中間電位にすることができるという
効果がある。また、リセット信号発生回路以外には、Ｐ
チャネルＭＯＳトランジスタの追加だけでよく、レイア
ウト面積を小さくして半導体集積回路の集積度を向上す
ることができるという効果がある。
【００３４】請求項３記載の発明の半導体集積回路によ
れば、配線に分散して接続された複数のＰチャネルＭＯ
Ｓトランジスタによって電荷が供給されるように構成さ
れているので、配線全体をほぼ均一に所定の中間電位に
できるという効果がある。
れば、配線に分散して接続された複数のＰチャネルＭＯ
Ｓトランジスタによって電荷が供給されるように構成さ
れているので、配線全体をほぼ均一に所定の中間電位に
できるという効果がある。
【００３５】請求項４記載の発明の半導体集積回路によ
れば、カレントミラー回路部は、パワーオンリセット信
号によって、電源投入時に所定のノードの電位がほぼ第
２の中間電位に達するまでは、所定のノードに電荷を供
給するので、制御信号によって制御される前に、所定の
ノードを第２の中間電位にすることができ、低消費電力
と、大きな駆動力とをもって所定のノードを駆動しつ
つ、電源投入直後から、正確な動作を行えるという効果
がある。
れば、カレントミラー回路部は、パワーオンリセット信
号によって、電源投入時に所定のノードの電位がほぼ第
２の中間電位に達するまでは、所定のノードに電荷を供
給するので、制御信号によって制御される前に、所定の
ノードを第２の中間電位にすることができ、低消費電力
と、大きな駆動力とをもって所定のノードを駆動しつ
つ、電源投入直後から、正確な動作を行えるという効果
がある。
【図１】 この発明の実施の形態１による半導体集積回
路の構成の一部を示すブロック図である。
路の構成の一部を示すブロック図である。
【図２】 図１に示した半導体集積回路の動作を説明す
るための波形図である。
るための波形図である。
【図３】 図１に示した中間電位発生回路の構成の一例
を示す回路図である。
を示す回路図である。
【図４】 図１に示したパワーオンリセット回路の構成
の一例を示す回路図である。
の一例を示す回路図である。
【図５】 この発明の実施の形態２による半導体集積回
路の構成の一部を示すブロック図である。
路の構成の一部を示すブロック図である。
【図６】 この発明の実施の形態３による半導体集積回
路の構成の一部を示すブロック図である。
路の構成の一部を示すブロック図である。
【図７】 この発明の実施の形態４を説明するためのブ
ロック図である。
ロック図である。
【図８】 この発明の実施の形態４による半導体集積回
路の構成の一部を示すブロック図である。
路の構成の一部を示すブロック図である。
【図９】 図７および図８に示した中間電位発生回路の
構成の一例を示す回路図である。
構成の一例を示す回路図である。
【図１０】 図７に示した半導体集積回路の動作を説明
するための波形図である。
するための波形図である。
【図１１】 図８に示したパワーオンリセット信号を示
す波形図である。
す波形図である。
【図１２】 図８に示した中間電位発生回路の動作を説
明するための波形図である。
明するための波形図である。
【図１３】 中間電位を用いる従来の半導体集積回路の
構成の一例を示すブロック図である。
構成の一例を示すブロック図である。
【図１４】 図１３に示した駆動能力の大きな方の中間
電位発生回路の構成を示す回路図である。
電位発生回路の構成を示す回路図である。
【図１５】 図１３に示した駆動能力の小さな方の中間
電位発生回路の構成を示す回路図である。
電位発生回路の構成を示す回路図である。
【図１６】 図１３に示した半導体集積回路の動作を説
明するための波形図である。
明するための波形図である。
【図１７】 中間電位を用いる従来の半導体集積回路の
構成の他の例を示すブロック図である。
構成の他の例を示すブロック図である。
【図１８】 図１７に示した半導体集積回路の動作を説
明するための波形図である。
明するための波形図である。
３１，７１ 中間電位発生回路、３２，３２Ａ〜３２Ｃ
パワーオンリセット回路、５０ 信号生成回路、７４
カレントミラー回路部。
パワーオンリセット回路、５０ 信号生成回路、７４
カレントミラー回路部。
Claims (4)
- 【請求項１】 電源電位と接地電位の間にある中間電位
を発生し、該中間電位を前記接地電位との間で容量を持
つ所定のノードに印加するための中間電位発生回路と、 前記電源電位が印加されるソース、前記所定のノードに
接続されたドレイン、およびゲートを有する少なくとも
一つのＰチャネルＭＯＳトランジスタと、 電源投入から前記電源電位が前記中間電位に達するまで
は、前記少なくとも一つのＰチャネルＭＯＳトランジス
タの前記ゲートに前記接地電位を印加し、前記電源電位
が前記中間電位に達した以後は、前記少なくとも一つの
ＰチャネルＭＯＳトランジスタの前記ゲートに対して、
該少なくとも一つのＰチャネルＭＯＳトランジスタをタ
ーンオフさせるため前記電源電位を印加するリセット信
号発生回路とを備える、半導体集積回路。 - 【請求項２】 電源電位と接地電位との間にある中間電
位を発生し、該中間電位を前記接地電位との間で容量を
持つ所定のノードに印加するための中間電位発生回路
と、 前記電源電位が印加されるソース、前記所定のノードに
接続されたドレイン、およびゲートを有する少なくとも
一つのＰチャネルＭＯＳトランジスタと、 電源投入から前記所定のノードの電位が前記中間電位に
達するまでは、前記少なくとも一つのＰチャネルＭＯＳ
トランジスタの前記ゲートに前記接地電位を印加し、前
記所定のノードの電位が前記中間電位に達した以後は、
前記少なくとも一つのＰチャネルＭＯＳトランジスタの
前記ゲートに対して、該少なくとも一つのＰチャネルＭ
ＯＳトランジスタをターンオフさせるため前記電源電位
を印加するリセット信号発生回路とを備える、半導体集
積回路。 - 【請求項３】 前記所定のノードは、配線を含み、 前記少なくとも一つのＰチャネルＭＯＳトランジスタ
は、複数のＰチャネルＭＯＳトランジスタを含み、 前記容量性の負荷が前記配線の全体にわたって分布して
いる場合に、前記複数のＰチャネルＭＯＳトランジスタ
を前記配線の全体にわたって分散して接続することを特
徴とする、請求項１または請求項２記載の半導体集積回
路。 - 【請求項４】 接地電位との間で容量を持つ所定のノー
ドと、 前記接地電位と電源電位との間にある第１の中間電位を
発生する中間電位発生部と、 前記所定のノードと前記中間電位発生部との間に接続さ
れ、制御信号とパワーオンリセット信号の論理和によっ
て出力電流をオンオフ可能に構成され、前記中間電位発
生部から受けた前記第１の中間電位を基に、前記所定の
ノードに供給する電流を増幅して第２の中間電位を前記
所定のノードへ印加するカレントミラー回路部とを備
え、 前記パワーオンリセット信号は、電源投入後前記所定の
ノードの電位がほぼ前記第２の中間電位に達したときに
前記カレントミラー回路部をオフするレベルに変化する
ことを特徴とする、半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09439096A JP3938410B2 (ja) | 1996-04-16 | 1996-04-16 | 半導体集積回路 |
| US08/731,992 US5734281A (en) | 1996-04-16 | 1996-10-23 | Semiconductor integrated circuit for outputting an intermediate potential |
| TW085113487A TW363187B (en) | 1996-04-16 | 1996-11-05 | Semiconductor integrated circuit |
| DE19650149A DE19650149C2 (de) | 1996-04-16 | 1996-12-03 | Integrierte Halbleiterschaltung mit Zwischenpotential-Erzeugungsschaltung |
| KR1019960063602A KR100226221B1 (ko) | 1996-04-16 | 1996-12-10 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09439096A JP3938410B2 (ja) | 1996-04-16 | 1996-04-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09282880A true JPH09282880A (ja) | 1997-10-31 |
| JP3938410B2 JP3938410B2 (ja) | 2007-06-27 |
Family
ID=14108961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09439096A Expired - Lifetime JP3938410B2 (ja) | 1996-04-16 | 1996-04-16 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5734281A (ja) |
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| KR (1) | KR100226221B1 (ja) |
| DE (1) | DE19650149C2 (ja) |
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| JP2012084205A (ja) * | 2010-10-13 | 2012-04-26 | Lapis Semiconductor Co Ltd | 半導体メモリ |
| JP2014194841A (ja) * | 2014-06-17 | 2014-10-09 | Lapis Semiconductor Co Ltd | 半導体メモリ |
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| US6084446A (en) * | 1998-03-30 | 2000-07-04 | Macronix International Co., Ltd. | Power on reset circuit |
| WO1999050962A1 (en) * | 1998-03-30 | 1999-10-07 | Macronix International Co., Ltd. | Improved power on reset circuit |
| DE19829288C2 (de) * | 1998-06-30 | 2001-03-01 | Siemens Ag | Dynamische Halbleiter-Speichervorrichtung und Verfahren zur Initialisierung einer dynamischen Halbleiter-Speichervorrichtung |
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| KR100548557B1 (ko) * | 2003-05-21 | 2006-02-02 | 주식회사 하이닉스반도체 | 반도체 장치의 내부 전원발생장치 |
| KR100750590B1 (ko) * | 2004-06-15 | 2007-08-20 | 삼성전자주식회사 | 파워-업시 내부 전원 전압 제어 방법 및 장치, 이를가지는 반도체 메모리 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2697412B2 (ja) * | 1991-10-25 | 1998-01-14 | 日本電気株式会社 | ダイナミックｒａｍ |
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| JP3299032B2 (ja) * | 1994-05-17 | 2002-07-08 | 松下電器産業株式会社 | 初期値設定回路 |
-
1996
- 1996-04-16 JP JP09439096A patent/JP3938410B2/ja not_active Expired - Lifetime
- 1996-10-23 US US08/731,992 patent/US5734281A/en not_active Expired - Lifetime
- 1996-11-05 TW TW085113487A patent/TW363187B/zh not_active IP Right Cessation
- 1996-12-03 DE DE19650149A patent/DE19650149C2/de not_active Expired - Lifetime
- 1996-12-10 KR KR1019960063602A patent/KR100226221B1/ko not_active IP Right Cessation
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| JP4518344B2 (ja) * | 1998-03-27 | 2010-08-04 | シーメンス アクチエンゲゼルシヤフト | 多重電圧発生回路チップ内の電圧発生回路を制御するための装置及びダイナミックランダムアクセスメモリ（ｄｒａｍ）チップ |
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| KR970071823A (ko) | 1997-11-07 |
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| KR100226221B1 (ko) | 1999-10-15 |
| TW363187B (en) | 1999-07-01 |
| JP3938410B2 (ja) | 2007-06-27 |
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